組合邏輯電路 (5)課件

1、關(guān)于組合邏輯電路 (5)第一張，PPT共一百一十一頁，創(chuàng)作于2022年6月第四章 組合邏輯電路內(nèi)容提要 本章首先介紹組合電路的特點(diǎn)，然后闡述用小規(guī)模集成電路（ SSI ）實(shí)現(xiàn)組合電路的分析方法和設(shè)計(jì)方法；還介紹幾種常用中規(guī)模集成電路（ MSI ）（如譯碼器、數(shù)據(jù)選擇器、加法器等）以及由它們構(gòu)成組合電路方法。第二張，PPT共一百一十一頁，創(chuàng)作于2022年6月4.1 概述4.2 組合邏輯電路分析和設(shè)計(jì)方法4.3若干常用的組合邏輯電路4.4組合電路的競爭冒險(xiǎn)第四章 組合邏輯電路第三張，PPT共一百一十一頁，創(chuàng)作于2022年6月邏輯電路組合邏輯電路時(shí)序邏輯電路現(xiàn)時(shí)的輸出僅取決于現(xiàn)時(shí)的輸入除與現(xiàn)時(shí)輸入有

2、關(guān)外還與原狀態(tài) 有關(guān) 4.1 概述一、組合邏輯電路的特點(diǎn)第四張，PPT共一百一十一頁，創(chuàng)作于2022年6月1.由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。分析步驟：2.用邏輯代數(shù)或卡諾圖對(duì)邏輯表達(dá)式進(jìn)行化簡。3.列出輸入輸出真值表并得出結(jié)論。電路 結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系一、組合邏輯電路的分析方法4.2 組合邏輯電路分析和設(shè)計(jì)方法第五張，PPT共一百一十一頁，創(chuàng)作于2022年6月Y【例1】分析下圖的邏輯功能。 EWB仿真第六張，PPT共一百一十一頁，創(chuàng)作于2022年6月真值表相同為“0”不同為“1”異或門=1第七張，PPT共一百一十一頁，創(chuàng)作于2022年6月解：由4.2.2圖可得其真值表為【例2】分析

3、下圖的邏輯功能。 其邏輯功能為半加器奇偶校驗(yàn)電路（器）第八張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例3】分析下圖的邏輯功能。 第九張，PPT共一百一十一頁，創(chuàng)作于2022年6月任務(wù)要求最簡單的邏輯電路1. 指定實(shí)際問題的邏輯含義(邏輯抽象)，列出真值表。設(shè)計(jì)步驟：二、組合邏輯電路的設(shè)計(jì)方法(2) 定義邏輯狀態(tài)的含義。(3) 列出真值表。 (1) 確定輸入變量和輸出變量。第十張，PPT共一百一十一頁，創(chuàng)作于2022年6月3. 根據(jù)器件類型化簡。4. 畫出邏輯電路圖。2. 寫出邏輯表達(dá)式，以便于化簡。第十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例1】設(shè)計(jì)三人表決電路（A、B、C）

4、。每人一個(gè)按鍵，如果同意則按下，不同意則不按。結(jié)果用指示燈表示，多數(shù)同意時(shí)指示燈亮，否則不亮。邏輯抽象。 三個(gè)按鍵A、B、C作為輸入變量，按下時(shí)為“1”，不按時(shí)為“0”。輸出量為 Y，多數(shù)贊成時(shí)是“1”，否則是“0”。2.根據(jù)題意列出真值表。第十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 真值表00001111m3m5m6m7第十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月用卡諾圖化簡ABC0001111001ABACBC3.畫出卡諾圖：第十四張，PPT共一百一十一頁，創(chuàng)作于

5、2022年6月4.根據(jù)邏輯表達(dá)式畫出邏輯圖。第十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月若用與非門實(shí)現(xiàn)EWB仿真第十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例2】設(shè)計(jì)一個(gè)用3個(gè)開關(guān)控制燈的邏輯電路，要求任一個(gè)開關(guān)都能控制等的由亮到滅或由滅到亮。解：用A、B、C分別表示三個(gè)開關(guān)，用“0”表示“關(guān)”，用“1”表示“開” 、Y 表示燈，用“0”表示“滅”，用“1”表示“亮” 。第十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 01101001第十八張，PPT共一百一十一

6、頁，創(chuàng)作于2022年6月用卡諾圖化簡ABC000111100101011010第十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月1.由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。分析步驟：2.用邏輯代數(shù)或卡諾圖對(duì)邏輯表達(dá)式進(jìn)行化簡。3.列出輸入輸出真值表并得出結(jié)論。第二十張，PPT共一百一十一頁，創(chuàng)作于2022年6月1. 指定實(shí)際問題的邏輯含義，列出真值表。3. 根據(jù)器件類型化簡。4. 畫出邏輯電路圖。設(shè)計(jì)步驟：2. 寫出邏輯表達(dá)式，以便于化簡。第二十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月作 業(yè)4 .14 .6 （注意約束條件，要求電路 盡量簡單）第二十二張，PPT共一百一十一頁，創(chuàng)作于202

7、2年6月1 1 0 11 0 0 1+舉例：A=1101, B=1001, 計(jì)算A+B0110100114.3.4 加法器第二十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月加法運(yùn)算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個(gè)數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個(gè)數(shù)相加，包括加數(shù)、被加數(shù)和低位來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個(gè)結(jié)果：本位和、向高位的進(jìn)位。第二十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月一、1位加法器A B SC 0 0 0 1 1 0 1 1 00010110真值表A-被加數(shù)；B-加數(shù)；S-本位和；C-進(jìn)位。半加器：相加過程中，僅考慮被加數(shù)、加數(shù)。第二

8、十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月全加器：A-被加數(shù)；B-加數(shù)；CI-低位的進(jìn)位；S-本位和；CO-向高位的進(jìn)位。 相加過程中，既考慮加數(shù)、被加數(shù)又考慮低位的進(jìn)位位。第二十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月全加器的真值表第二十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月1 1 0 10 0 1 1-舉例：A=1101, B=0011, 計(jì)算A-B00110010二、1位全減器第二十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月全減器的真值表A-被減數(shù)；B-減數(shù)；BI -低位的借位D-本位差；BO-向高位的借位。第二十九張，PPT共一百一十一頁，創(chuàng)作于2022

9、年6月三、多位加法器的應(yīng)用（1）加法運(yùn)算；（2）實(shí)現(xiàn)碼組變換。bncn-1sncn全加器anbncn-1sncn全加器anA2A1B2B1D2D1C第三十張，PPT共一百一十一頁，創(chuàng)作于2022年6月A3A0：一個(gè)四位二進(jìn)制數(shù)的輸入；B3B0：為另一個(gè)二進(jìn)制數(shù)的輸入；CI：最低位的進(jìn)位；CO：最高位的進(jìn)位；S3S0：各位相加后的和。第三十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例3】利用4位超前進(jìn)位加法器74LS283器件組成的電路如圖所示，試分析電路所能完成的邏輯功能。第三十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月解：寫出各輸入端的邏輯式第三十三張，PPT共一百一十一頁，創(chuàng)

10、作于2022年6月則當(dāng)Y70時(shí)，74LS283(1)：A30, A2D6， A1=D5， A0D4，74LS283(2)：A3D3, A2D2， A1=D1， A0D0， CI=0，做加法后和為 Y7Y0=0D6D0第三十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月當(dāng)Y71時(shí)，74LS283(1)：A31, A2D6，A1=D5，A0D4，74LS283(2)：A3D3, A2D2，A1=D1，A0D0 CI=1，做加法后和為 Y7Y0=1D6（D0 +1） 此電路是一個(gè)帶符號(hào)位的二進(jìn)制求補(bǔ)碼電路，Y7為符號(hào)位，輸入二進(jìn)制數(shù)碼為D6D0.第三十五張，PPT共一百一十一頁，創(chuàng)作于2022年6

11、月譯碼器的邏輯功能是將每個(gè)輸入的二進(jìn)制代碼譯成對(duì)應(yīng)的輸出高、低電平信號(hào)。譯碼器二進(jìn)制譯碼器二十進(jìn)制譯碼器顯示譯碼器4.3.2 譯碼器第三十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月一、二進(jìn)制譯碼器 二進(jìn)制譯碼器有n個(gè)輸入端(即n位二進(jìn)制碼)，2n個(gè)輸出線。 常見的譯碼器有24譯碼器、38譯碼器和416譯碼器。3線8線譯碼器Y0A2A1A0Y1Y2Y3Y4Y5Y6Y7二進(jìn)制代碼高低電平信號(hào)第三十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月地址輸入端片選輸入端輸出端，低電平有效第三十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月第三十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月38

12、譯碼器-74HC138附加控制端輸入端輸出端低電平有效第四十張，PPT共一百一十一頁，創(chuàng)作于2022年6月1A1A仿真第四十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月11111110111111110111011111101011011111011101011110111001011101111110011011111010010111111100011111111000011111111XXX1X1111111XXXX0A0A1A2S1輸 出輸 入74HC138邏輯功能表第四十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月二、譯碼器的應(yīng)用1. 地址譯碼在計(jì)算機(jī)與外部設(shè)備打交道時(shí)，常用

13、二進(jìn)制譯碼器做地址譯碼，把地址信號(hào)A送到譯碼器的輸入，譯碼器的輸出Y接相應(yīng)的地址外設(shè)的使能端，則對(duì)應(yīng)于地址信號(hào)的一組代碼、可選中且僅選中一個(gè)地址外設(shè)。第四十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月例：利用譯碼器分時(shí)將采樣數(shù)據(jù)送入計(jì)算機(jī)。2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線第四十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月2-4線譯碼器ABCD三態(tài)門三態(tài)門三態(tài)門三態(tài)門總線000全為1工作原理：（以A0A1=00為例）脫離總線數(shù)據(jù)第四十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月2. 級(jí)聯(lián)擴(kuò)展D3=0（1）片工作，（2）片不工作D3=1（1）片不工作，（2）片工作第四

14、十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月2. 級(jí)聯(lián)擴(kuò)展(2)38譯碼器（1） S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y138譯碼器（2） S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y1Z0Z7Z8Z15D3D2D1D01第四十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月Y0Y7Y6Y1D3. 用作多路分配器第四十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月第四十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月中規(guī)模集成電路是為了實(shí)現(xiàn)專門的邏輯功能而設(shè)計(jì)，但是通過適當(dāng)?shù)倪B接，可以實(shí)現(xiàn)一般的邏輯功能。用中規(guī)模集成電路設(shè)計(jì)邏輯電路，可以減少連線、提高

15、可靠性。4. 實(shí)現(xiàn)組合邏輯函數(shù) 任何一個(gè)邏輯函數(shù)都可以表示成最小項(xiàng)和的形式，而3-8譯碼器的輸出對(duì)應(yīng)于不同的最小項(xiàng)，因此，可用3-8譯碼器方便的實(shí)現(xiàn)邏輯函數(shù)。第五十張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例 1】 試用38譯碼器實(shí)現(xiàn)函數(shù)： 第五十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月1ABC74HC138 S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y1第五十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例2】設(shè)計(jì)一個(gè)用3個(gè)開關(guān)控制燈的邏輯電路，要求任一個(gè)開關(guān)都能控制燈的由亮到滅或由滅到亮。解：用A、B、C分別表示三個(gè)開關(guān)，用“0”表示“關(guān)”，用“1”表示“開

16、” 、Y 表示燈，用“0”表示“滅”，用“1”表示“亮” 。第五十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月A B C Y 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 01101001最小項(xiàng) m0m1m2m3m4m5m6m7第五十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月ABC174HC138 S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y1Y&第五十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月【練習(xí)1】 試用38譯碼器和必要的門實(shí)現(xiàn)函數(shù)： 【練習(xí)2】 試用38譯碼器和必要的門電路 實(shí)現(xiàn)1位二進(jìn)制數(shù)的全減器 A-被

17、減數(shù)；B-減數(shù)；BI -來自低位的借位D-本位差；BO-向高位的借位。第五十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月全減器的真值表第五十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月【練習(xí)】 試用38譯碼器實(shí)現(xiàn)函數(shù)： 1ABC74HC138 S1 S2 S3A1A2A0Y0Y7Y6Y5Y4Y3Y2Y1第五十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月總結(jié)n-2n 線譯碼器，包含了n變量所有的最小項(xiàng)。加上必要的門電路，可以組成任何形式的輸入變量小于或等于n的組合邏輯函數(shù)。 步驟： 1、首先將邏輯函數(shù)表示成最小項(xiàng)和的形式。2、將邏輯函數(shù)轉(zhuǎn)換成3-8譯碼器的輸出 信號(hào)的形式。3、畫出電

18、路圖，注意譯碼器的片選端的連接。第五十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月小結(jié)基本要求：掌握組合電路的設(shè)計(jì)方法；了解譯碼器的工作原理；掌握譯碼器的擴(kuò)展實(shí)現(xiàn)組合邏輯電路的方法；作 業(yè)P212 習(xí)題 【4.12】第六十張，PPT共一百一十一頁，創(chuàng)作于2022年6月三、顯示譯碼器二-十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運(yùn)算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。顯示器件LED顯示器LCD顯示器第六十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月顯示器件：七段LED顯示器abcdfge共陽極LED共陰極LED第六十二張，PPT共一百一十一頁，創(chuàng)作于2022年

19、6月LED數(shù)碼管 第六十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月LED顯示器具有亮度高、響應(yīng)時(shí)間短、使用壽命長、可靠性高等優(yōu)點(diǎn)。其缺點(diǎn)是工作電流較大。LCD（液晶）顯示器最大優(yōu)點(diǎn)是低功耗，可在低電壓下工作。其缺點(diǎn)是亮度低、響應(yīng)速度慢。第六十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月BCD七段顯示譯碼器：二-十進(jìn)制編碼顯示譯碼器顯示器件第六十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月BCD-七段顯示譯碼器的真值表abcdefg第六十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月A0A3 : BCD碼輸入端；ag : 七段顯示碼輸出端。1147448A3abcdfgVccGN

20、DA1A2A0RBIeLTBI / RBO第六十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月1147448A3abcdfgVccGNDA1A2A0RBIeLTBI / RBO: 燈測試端，低電平有效。檢查筆 段是否正常發(fā)光。LT第六十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月1147448A3abcdfgVccGNDA1A2A0RBIeLTBI / RBO: 滅0輸入端，低電平有效。RBI第六十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月1147448A3abcdfgVccGNDA1A2A0RBIeLTBI / RBO: 滅燈輸入 / 滅0輸出端，低電平有效。BI / RBO第七

21、十張，PPT共一百一十一頁，創(chuàng)作于2022年6月YaYbYcYdYeYfYgA0A1A2A3LTRBOBI/RBI7448abcdefgabcdefg71WKBS201AVccA3A2A1A017448與七段顯示器件的連接：為提高顯示亮度，可接上拉電阻第七十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月0 0 1 0 6 . 8 0 0 0 0 0 0 0 . 6 5 0 2 0 0 3 6 . 8 8 81 0 6 . 80 . 6 5無效0消隱電路設(shè)計(jì)：(1) 顯示結(jié)果直觀醒目；(2) 降低功耗。第七十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月從一組數(shù)據(jù)中選擇一路信號(hào)進(jìn)行傳輸?shù)碾娐?/p>

22、，稱為數(shù)據(jù)選擇器。A0A1D3D2D1D0W地址信號(hào)輸入信號(hào)輸出信號(hào)數(shù)據(jù)選擇器類似一個(gè)多路開關(guān)。選擇哪一路信號(hào)由相應(yīng)的一組控制信號(hào)控制。4.3.3 數(shù)據(jù)選擇器第七十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月一、數(shù)據(jù)選擇器的工作原理（74HC153）數(shù)據(jù)輸入端地址輸入端控制端輸出端S1A1A0Y11XX0000D10001D11010D12011D13第七十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月數(shù)據(jù)輸入端地址輸入端控制端輸出端數(shù)據(jù)輸入端控制端輸出端第七十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月 作數(shù)據(jù)選擇，以實(shí)現(xiàn)多路信號(hào)分時(shí)傳送； 在數(shù)據(jù)傳輸時(shí)實(shí)現(xiàn)并串轉(zhuǎn)換； 產(chǎn)生序列信號(hào)

23、（第6章）； 級(jí)聯(lián)擴(kuò)展； 實(shí)現(xiàn)組合邏輯函數(shù)。 二、數(shù)據(jù)選擇器的應(yīng)用A0A1D3D2D1D0W第七十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月1. 用74HC153構(gòu)成八選一數(shù)據(jù)選擇器74HC153為雙四選一數(shù)據(jù)選擇器，需一片即可產(chǎn)生八路輸入信號(hào)；需三位地址線控制八路輸入端；用最高位控制芯片的控制端；兩個(gè)輸出端相或產(chǎn)生輸出信號(hào)。分析：第七十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月0 =0D0D3D0D311. 用74LS153構(gòu)成八選一數(shù)據(jù)選擇器第七十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月1. 用74LS153構(gòu)成八選一數(shù)據(jù)選擇器1=0D4D7D4D70如何用四片74HC

24、153實(shí)現(xiàn)十六選一數(shù)據(jù)選擇器？第七十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月分析2. 用數(shù)據(jù)選擇器設(shè)計(jì)邏輯電路 類似三變量函數(shù)的表達(dá)式！輸入 輸出 A1 A0 Y 1 0 0 0 0 D0 0 1 0 D1 1 0 0 D2 1 1 0 D3 四選一選擇器功能表第八十張，PPT共一百一十一頁，創(chuàng)作于2022年6月例1：利用四選一選擇器實(shí)現(xiàn)如下邏輯函數(shù)。與四選一選擇器輸出的邏輯式比較可以令：變換第八十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月BCF接線圖D0D1D2D3A0A1Y 74HC153A“1”1第八十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月11010110ABC0

25、001111001例1：利用四選一選擇器實(shí)現(xiàn)如下邏輯函數(shù)。填卡諾圖確定數(shù)據(jù)D畫出電路D0D1D3D2第八十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例2】 試用4選1數(shù)據(jù)選擇器實(shí)現(xiàn)三變量函數(shù)： 分析： 選擇地址輸入，令A(yù)1A0=AB（可任意選擇）與四選一選擇器輸出的邏輯式比較將F與Y對(duì)照可得 第八十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月 74HC153YA0A1D1D0D3D2SFABC1第八十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例3】用數(shù)據(jù)選擇器74HC153和必要的門電路 實(shí)現(xiàn)全加器。第八十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月BCISCOA1EW

26、B仿真第八十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月總結(jié)用n位輸入的數(shù)據(jù)選擇器，可以產(chǎn)生任何一種輸入變量數(shù)不大于n+1的組合邏輯函數(shù)。設(shè)計(jì)時(shí)采用函數(shù)式對(duì)照法。地址端作為輸入端，數(shù)據(jù)輸入端可以綜合為一個(gè)輸入端。第八十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月小結(jié)基本要求：了解數(shù)據(jù)選擇器的工作原理；2. 掌握數(shù)據(jù)選擇器的擴(kuò)展實(shí)現(xiàn)組合邏輯電路的方法；作 業(yè)P212 習(xí)題 【4.16】【4.18】第八十九張，PPT共一百一十一頁，創(chuàng)作于2022年6月4.3.1 編碼器用文字、符號(hào)或數(shù)碼表示特定對(duì)象的過程稱為編碼。在數(shù)字電路中常用二進(jìn)制代碼表示高低電平信號(hào)。能實(shí)現(xiàn)編碼操作的電路就是編碼器。

27、編碼器普通編碼器優(yōu)先編碼器第九十張，PPT共一百一十一頁，創(chuàng)作于2022年6月一、三位二進(jìn)制編碼器- 八線 - 三線編碼器設(shè)八個(gè)輸入端為I0I7，八種狀態(tài)，與之對(duì)應(yīng)的輸出設(shè)為Y0、Y1、Y2，共三位二進(jìn)制數(shù)（設(shè)計(jì)編碼器的過程與設(shè)計(jì)一般的組合邏輯電路相同）。8線3線編碼器I0Y2Y1Y0I1I2I3I4I5I6I7二進(jìn)制代碼高低電平信號(hào)第九十一張，PPT共一百一十一頁，創(chuàng)作于2022年6月真值表第九十二張，PPT共一百一十一頁，創(chuàng)作于2022年6月8-3編碼器邏輯圖仿真第九十三張，PPT共一百一十一頁，創(chuàng)作于2022年6月優(yōu)先編碼器允許多個(gè)輸入信號(hào)同時(shí)有效，但它只按其中優(yōu)先級(jí)別最高的有效輸入信號(hào)

28、編碼，對(duì)級(jí)別較低的輸入信號(hào)不予理睬。如：74HC148即為8線-3線優(yōu)先編碼器。二、優(yōu)先編碼器第九十四張，PPT共一百一十一頁，創(chuàng)作于2022年6月74LS148的功能表 注意：I7 的優(yōu)先級(jí)最高第九十五張，PPT共一百一十一頁，創(chuàng)作于2022年6月YS - 選通輸出端,“電路工作，但無編碼輸入”時(shí)輸出低電平。YEX- - 擴(kuò)展端,“電路工作，而且有編碼輸入”時(shí)輸出低電平。注意：輸出信號(hào)為反碼輸出第九十六張，PPT共一百一十一頁，創(chuàng)作于2022年6月74HC148SI7I6I5I4I3I2I1I0YSY2Y1Y0YEX狀態(tài)信號(hào)輸入端代碼輸出端選通輸入端（低電平有效）（低電平有效）選通輸出端擴(kuò)展端第九十七張，PPT共一百一十一頁，創(chuàng)作于2022年6月【例】試用74HC148接成16線4線優(yōu)先編碼器，將A0 A1516個(gè)低電平輸入信號(hào)編為00001111 16個(gè)4位二進(jìn)制代碼，其中A15的優(yōu)先權(quán)最高， A0的優(yōu)先權(quán)最低。（1）（2）（1）幾片？第九十八張，PPT共一百一十一頁，創(chuàng)作于2022年6月不可能出現(xiàn)00工作，且有輸入01工作，但無輸入10不工作11狀態(tài)將第一片的YS接到第二