集成電路分析與課程設(shè)計(jì)說明書

1、TOC o 1-3 u一。宗旨和使命 PAGEREF _Toc328187880 h 4二。設(shè)計(jì)問題和要求 PAGEREF _Toc328187881 h 42.1設(shè)備名稱 PAGEREF _Toc328187882 h 42.2要求的電路性能指標(biāo) PAGEREF _Toc328187883 h 42.3設(shè)計(jì)內(nèi)容 PAGEREF _Toc328187884 h 4三、 74HC139芯片介紹 PAGEREF _Toc328187885 h 44. 電路設(shè)計(jì) PAGEREF _Toc328187886 h 64.1工藝設(shè)計(jì)規(guī)則和模型的選擇 PAGEREF _Toc328187887 h 64.2

2、輸出級電路設(shè)計(jì) PAGEREF _Toc328187888 h 74.2.1輸出級N管（ W /L ） N7的計(jì)算 PAGEREF _Toc328187889 h 4.2.2計(jì)算 PAGEREF _Toc328187890 h 輸出級P管（ W/L ） P 84.3基本逆變器中 MOS尺寸的計(jì)算 PAGEREF _Toc328187891 h 94.4邏輯門MOS大小的計(jì)算 PAGEREF _Toc328187892 h 124.5輸入級設(shè)計(jì) PAGEREF _Toc328187893 h 124.6緩沖級的設(shè)計(jì) PAGEREF _Toc328187894 h 134.6.1輸入緩沖級 PAG

3、EREF _Toc328187895 h 134.6.2輸出緩沖級 PAGEREF _Toc328187896 h 144.7輸入保護(hù)電路設(shè)計(jì) PAGEREF _Toc328187897 h 154.8各級N管、 P管尺寸匯總 PAGEREF _Toc328187898 h 165. 功耗和延遲估計(jì) PAGEREF _Toc328187899 h 175.1模型簡化 PAGEREF _Toc328187900 h 175.2功率估計(jì) PAGEREF _Toc328187901 h 185.3延遲估計(jì) PAGEREF _Toc328187902 h 196. 電路仿真 PAGEREF _Toc3

4、28187903 h 206.1直流分析 PAGEREF _Toc328187904 h 216.2瞬態(tài)分析 PAGEREF _Toc328187905 h 216.3功率分析 PAGEREF _Toc328187906 h 227. 布局設(shè)計(jì) PAGEREF _Toc328187907 h 227.1各模塊布局設(shè)計(jì) PAGEREF _Toc328187908 h 227.1.1輸入級布局 PAGEREF _Toc328187909 h 227.1.2輸入緩沖器級布局 PAGEREF _Toc328187910 h 237.1.3三輸入與非門布局 PAGEREF _Toc328187911 h

5、 237.1.4輸出級布局 PAGEREF _Toc328187912 h 247.1.5 調(diào)用包含保護(hù)電路的焊盤元件 PAGEREF _Toc328187913 h 247.2總體布局 PAGEREF _Toc328187914 h 257.3電路網(wǎng)表匹配 ( LVS ) 檢查 PAGEREF _Toc328187915 h 267.4布局?jǐn)?shù)據(jù)提交 PAGEREF _Toc328187916 h 30八、經(jīng)驗(yàn) PAGEREF _Toc328187917 h 329. 參考文獻(xiàn) PAGEREF _Toc328187918 h 32一。宗旨和使命本課程設(shè)計(jì)為集成電路分析與設(shè)計(jì)基礎(chǔ)一門實(shí)踐課程。其

6、主要目的是使學(xué)生熟悉集成電路制造技術(shù)、半導(dǎo)體器件原理和集成電路分析與設(shè)計(jì)。相關(guān)軟件，初步熟悉并掌握集成電路芯片系統(tǒng)設(shè)計(jì)電路設(shè)計(jì)與仿真版圖設(shè)計(jì)版圖驗(yàn)證等正向設(shè)計(jì)方法二。設(shè)計(jì)主題和要求2.1 設(shè)備名稱帶 2個(gè) 2-4 解碼器（根據(jù)要求使用流程和規(guī)則：MOSISI：mhp_ns8，選擇ml2_125.md模型）2.2 要求的電路性能指標(biāo)（1）可驅(qū)動(dòng)10路LSTTL電路（相當(dāng)于15PF容性負(fù)載）；(2) 輸出高電平時(shí)， ；(3) 輸出低時(shí)， ；)輸出級充放電時(shí)間；(5)工作電源為5V，常溫工作，工作頻率，總功耗。2.3 設(shè)計(jì)內(nèi)容1、功能分析與邏輯設(shè)計(jì)；2、電路設(shè)計(jì)及器件參數(shù)計(jì)算；3.估計(jì)功耗和延遲；4

7、、電路仿真與仿真；5、版面設(shè)計(jì)；6、版圖檢查：DRC和LVS；7. 后期模擬（可選）；8.版面資料提交。三、74HC139芯片介紹74HC139是高速CMOS數(shù)字電路集成芯片，包括兩個(gè)2線-4線解碼器，兼容TTL集成電路芯片。其引腳圖如圖1所示，其邏輯真值表如表1所示。圖1 74HC139管腳圖表1 74HC139真值表芯片選擇進(jìn)入數(shù)據(jù)輸出cs_ _到1為0和0和1和2和300001110011011010110101111101111174HC139的邏輯表達(dá)式：,74HC139的邏輯圖如圖2所示：圖2 74HC139的邏輯圖4. 電路設(shè)計(jì)4.1 工藝設(shè)計(jì)規(guī)則和模型的選擇1、工藝及設(shè)計(jì)規(guī)則：

8、 MOSIS:mhp_ns82.型號： m12_125.md* *.model nmos nmos+ 等級=2 Ld=0.0u 毒性=225.00E-10+ Nsub=1.066E+16 Vto=0.622490 Kp=6.326640E-05+ 伽瑪=.639243 Phi=0.31 Uo=1215.74+ Uexp=4.612355E-2 Ucrit=174667 增量=0.0+ Vmax=177269 Xj=.9u =0.0+ Nfs=4.55168E+12 Neff=4.68830 Nss=3.00E+10+ Tpg=1.000 Rsh=60 Cgso=2.89E-10+ Cgdo=2

9、.89E-10 Cj=3.27E-04 Mj=1.067+ Cjsw=1.74E-10 Mjsw=0.195.model pmos pmos+ 等級=2 Ld=.03000u 毒性=225.000E-10+ Nsub=6.575441E+16 Vto=-0.63025 Kp=2.635440E-05+ 伽瑪=0.618101 Phi=.541111 Uo=361.941+ Uexp=8.886957E-02 Ucrit=637449 增量=0.0+ Vmax=63253.3 Xj=0.112799u =0.0+ Nfs=1.668437E+11 Neff=0.64354 Nss=3.00E+1

10、0+ Tpg=-1.00 Rsh=150 Cgso=3.35E-10+ Cgdo=3.35E-10 Cj=4.75E-04 Mj=.341+ Cjsw=2.23E-10 Mjsw=0.3074.2 輸出級電路設(shè)計(jì)根據(jù)需要，輸出級的等效電路如圖3所示。輸入Vi為前一級的輸出，可視為理想輸出，即V iL =Vss=0V，V iH =V DD = 5V。圖3 輸出級等效電路4.2.1計(jì)算輸出級 N 管 (W/L) N當(dāng)輸入為高電平時(shí)，輸出為低電平，N管導(dǎo)通，后級TTL有較大的灌電流輸入，要求|I OL |4mA，V OL，max = 0.4V，根據(jù)NMOS管理想電流方程的分段表達(dá)式：根據(jù)設(shè)計(jì)要求和從

11、模型中讀取的一些參數(shù)可知：Vg=5V , Vs=0V , Vd= V OL , max =0.4V , Vto= 0.622490Vgs=5V，Vds=0.4V， =5V-0.622490V=4.377510V所以NMOS工作在線性區(qū)毒性=225.00E- 10m|I OL |=I ds =取相鄰整數(shù)4.2.2計(jì)算輸出級P管（W/L） P當(dāng)輸入為低電平時(shí)，輸出為高電平，P管導(dǎo)通。同時(shí)要求N管和P管的充放電時(shí)間t r =t f ，分別求出這兩種條件下的(W/L) P和min極限值，然后取較大的一個(gè)被拿走了。eq oac(,1)P, min 在|I OH |20A, V OH, min =4.4V

12、 的條件下： 用PMOS晶體管的理想電流方程表示分段表達(dá)式：PMOS低電平開啟，Vs=5V Vg=0V Vd=4.4VTox=225.000E-10 m Vto=-0.63025 V Uo=361.941Vgs= -5V Vds= -0.6V PMOS工作在線性區(qū)身份證=取最接近的整數(shù)eq oac(,2)r和t f分別為：r =t f 為條件計(jì)算 (W/L) P, min limit 。=1這是整數(shù)值= 48和中的P和最小值，取較大值=48作為輸出級的（W/L） P值。4.3 基本逆變器中各MOS尺寸的計(jì)算基本逆變器如圖4所示，其N管和P管尺寸根據(jù)充放電時(shí)間t r和t f 等式計(jì)算。關(guān)鍵是先找

13、出公式中的CL （即load）。圖 4 逆變器它的負(fù)載由以下三部分電容組成： 本級漏極的PN結(jié)電容C PN ； 下級柵極電容Cg ； 連接的雜散電容C S 。eq oac(,1)漏極PN結(jié)電容C PN計(jì)算C PN =C j (Wb)+C j sw (2W+2b)其中， C j是每 um 的結(jié)電容， C jsw是每um的周邊電容， b 是有源區(qū)寬度，可以從設(shè)計(jì)規(guī)則中獲得。若最小孔為22，孔與多晶硅柵的最小距離為2，孔與有源區(qū)邊界的最小距離為2，則取b=6，L=2， C j和C jsw可以用相關(guān)公式計(jì)算，要么從模型庫中選擇，要么使用經(jīng)驗(yàn)數(shù)據(jù)。在這個(gè)設(shè)計(jì)中。并在圖 4 的 ml2_125.md 模型

14、庫中找到：, , .=0.4um總漏極PN結(jié)電容應(yīng)為N管和P個(gè)管道的總和，即：C PN = ( C j ,N W N +C j ,P W P )b + C j sw,N (2W N + 2 b) + C j sw,P ( 2W P + 2 b)= ( 3.27E-4W N +4.75E-4W P )b+1.74E-10(2W N +12 )+2.23E-10 ( 2W P +12 )=1.13E-9W N +1.586E-9W P +1.9056E-15柵極電容Cg的計(jì)算Cg=Cg.N+Cg.P= + = (W N +W P )L，W N和 W P是下一級 N 和 P 管與本級漏極相連的柵極尺

15、寸，近似取輸出級的 W N和 W P值。Cg= (W N + W P ) L =1.534 (28 +96 ) 2= 6.086F，W N和 W P是下一級 N 和 P 管與本級漏極相連的柵極尺寸，近似取輸出級的 W N和 W P值。連接雜散電容 C SC S =一般CPN+Cg10CS，CS的作用可以忽略。CL是上述電容的計(jì)算值之和。 1.13E-9W N +1.586E-9W P + 6.086CL代入tr和tf方程，根據(jù)tr=tf25ns的條件，令tr=tf=0.3ns代替得到=8根據(jù)前面的計(jì)算，可以看出所以 W P = 3.29W N代入上式，求解，得 W N =3.8 W P =13

16、所以4.4 邏輯門MOS尺寸的計(jì)算邏輯門電路如圖 5 所示。根據(jù)截止延遲時(shí)間 t pLH和開啟延遲時(shí)間 t pHL的要求，在最壞的情況下，必須保證等效電阻等效N和P管與基本反相器相同，所以三輸入與非門相當(dāng)于一個(gè)基本反相器。因此，N管的尺寸擴(kuò)大了3倍，而P管的尺寸保持不變，即：圖 5 邏輯門電路4.5 輸入級設(shè)計(jì)由于該電路與TTL兼容，因此TTL的輸入電平V iH可能為2.4V 。如果按照普通反相器設(shè)計(jì)，N 1和P 1 組成的CMOS會(huì)有很大的直流功耗。因此，采用圖6所示電路，將正反饋P 2作為上拉管，使V iH上升較快，降低功耗，加快轉(zhuǎn)動(dòng)速度。圖 6 輸入級電路1）計(jì)算輸入級拉管P2的（W/L

17、） P2為了節(jié)省面積同時(shí)使V iH上升更快，取(W/L) P2 =1。為了布局圖的方便，這里內(nèi)容W取6 。所以(W/L) P2 =2）計(jì)算輸入級P1管（W/L） P1這個(gè)P1管應(yīng)該是基本逆變器的大小這是3）計(jì)算輸入級N1管（W/L） N1由于兼容 TTL 電路，且 TTL 的輸出電平在 0.42.4V 之間，因此應(yīng)選擇逆變器的狀態(tài)轉(zhuǎn)換電平：也知道：在公式中，0.48解= 3.82 所以= 30.3934.6 緩沖級的設(shè)計(jì)4.6.1輸入緩沖級由74HC139的邏輯圖可知，輸入級有3個(gè)信號：C s 、A 1 、A 0 。其中，C s是在第一級輸入反相器之后形成的，用于驅(qū)動(dòng)四個(gè)三輸入與非門，因此需要

18、一個(gè)緩沖級來增加其驅(qū)動(dòng)能力。同時(shí)，為了使用驅(qū)動(dòng)器，必須增加一個(gè)緩沖門。由于A 1和 A 0的每個(gè)驅(qū)動(dòng)部分都有兩個(gè) NAND 門，因此可以省略緩沖級。圖7 Cs的緩沖階段緩沖級設(shè)計(jì)流程如下：Cs的緩沖級與輸入級和扇區(qū)的關(guān)系如圖7所示。圖中，M1為輸入級，M2為扇區(qū)，M3為緩沖級驅(qū)動(dòng)門。 M1的P、N管尺寸為上述輸入級CMOS反相器P1、N1的尺寸，M2的P、N管尺寸為基本反相器P1管和N1管尺寸， M3的P管和N管的尺寸由級間比（相鄰級MOS管寬度增加的倍數(shù)）決定。 N是扇出系數(shù)，定義為：本例中，前一級等效反相門的面積為M2的P、N管的柵極面積之和，下柵極的面積為四個(gè)三通中與Cs相連的所有P管的

19、面積之和。 -輸入與非門和N管的門面積之和。N= 5.8由此得出 M 3管道尺寸為：4.6.2輸出緩沖級1 ，如圖8所示。NAND門M 0相當(dāng)于一個(gè)反相器，類似于上面Cs的緩沖級設(shè)計(jì)， P和N的尺寸計(jì)算M 1 的管道。圖 8輸出緩沖級所以， =由此，M 1管尺寸導(dǎo)出為：4.7 輸入保護(hù)電路設(shè)計(jì)由于MOS器件的柵極具有非常高的絕緣電阻，當(dāng)柵極處于浮空狀態(tài)時(shí)，由于某種原因（如觸摸），感應(yīng)電荷無法快速放電。 MOS器件的柵極氧化層非常薄，這些感應(yīng)電荷在MOS器件的柵極和襯底之間產(chǎn)生了非常高的電場。如果電場強(qiáng)度超過柵氧化層的擊穿極限，就會(huì)發(fā)生柵擊穿，MOS器件就會(huì)失效，所以要設(shè)置保護(hù)電路。輸入保護(hù)電路

20、有單二極管電阻結(jié)構(gòu)和雙二極管電阻結(jié)構(gòu)。圖 9 顯示了具有雙二極管和電阻結(jié)構(gòu)的輸入保護(hù)電路。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300-500。二極管的有效面積可取為500m 2 ，或用肖克利方程計(jì)算。輸入保護(hù)電路的版圖可根據(jù)相關(guān)版圖設(shè)計(jì)要求進(jìn)行設(shè)計(jì)，也可調(diào)用單元庫中焊盤單元的版圖。由于在本版圖設(shè)計(jì)中調(diào)用了單元庫中的焊盤標(biāo)準(zhǔn)單元版圖，因?yàn)樗３蛛娐罚圆恍枰硗獾谋Ｗo(hù)電路設(shè)計(jì)。圖 9 輸入保護(hù)電路至此，完成了所有設(shè)備的參數(shù)計(jì)算。4.8 各級N管、P管尺寸匯總輸出級N管輸出級P管= 48基本逆變器基本逆變器部門邏輯門MOS輸入級提升管 P 2 (W/L)

21、P2 = =1輸入級 P 1管輸入級 N 1管= 31輸入緩沖級輸出緩沖級5.功耗和延遲估計(jì)在估計(jì)延遲和功耗時(shí)，選擇從輸入到輸出的級數(shù)最多的路徑進(jìn)行估計(jì)。在74HC139電路從輸入到輸出的所有支路中，只有Cs端增加了一個(gè)緩沖級，它的級數(shù)最多，延遲和功耗也最大。因此，在估算74HC139芯片的延遲和功耗時(shí)，使用C的支路圖（如圖10所示）來簡化估算。圖 10估計(jì)延遲、功耗 C s分支電路5.1模型簡化在實(shí)際應(yīng)用中，四個(gè)三輸入與非門中只有一個(gè)可以選通和操作，而其他三個(gè)不工作，因此在估算功耗時(shí)只能估算上圖所示的分支。Cs端經(jīng)過一個(gè)三級反相器后，接4個(gè)三輸入與非門，但圖10所示支路與其他三個(gè)不工作的三輸

22、入與非門斷開，所以負(fù)載使用電容器。 C L1相當(dāng)于其他三個(gè)不工作的三輸入與非門電路，一個(gè)工作的三輸入與非門的兩個(gè)輸入端接高電平，只有C s端信號加到反相器。 .在X點(diǎn)之前的電路中，由于A 0 、A 1和C s都是輸入級，雖然A 0和A 1 的反相器比C s 少一個(gè)，但作為工程估計(jì)，可以認(rèn)為三個(gè)輸入級是一樣的，所以在估算功耗的時(shí)候，只需要計(jì)算X點(diǎn)之前的部分的支路Cs，最后乘以3倍的結(jié)果。對于X點(diǎn)之后的電路功耗，只計(jì)算一個(gè)支路。5.2功耗估算CMOS電路的功耗一般包括靜態(tài)功耗、瞬態(tài)功耗和交流功耗。由于CMOS電路忽略了漏電，靜態(tài)功耗近似為0。當(dāng)工作頻率不高時(shí)，交流功耗也可以忽略不計(jì)，因此估算時(shí)只計(jì)

23、算瞬態(tài)功耗P T 。根據(jù)以下公式計(jì)算瞬態(tài)功耗。P T =C L 總V dd 2 f max在：1.13E-9 +1.586E-9 +1.9056E-15+2.23E-10 12=8.36E-14 + 1.07E-13 +5.8268E-15 +2.676E-15=7.964E-13= 1.13E-9(12 )+1.586E-9(14 )+1.9056E-15=5.65E-14+2.252E-13+7.62E-15=2.893E-13=1.534E-3=4.66E-13=5.89E-13=2.393E-13= 7.964E-13+ 4.66E-13+2.393E-13 )+2.893E-13 +

24、5.89E-13+1.5E-11= 2.038F所以=15.287對于74HC139器件，整個(gè)芯片的功耗為2P T = 30.575 （滿足設(shè)計(jì)要求）5.3延遲估計(jì)計(jì)算各級等效反相器的延遲時(shí)間，總延遲時(shí)間為各級（共6級）延遲時(shí)間之和。每一級的等效逆變器延遲時(shí)間可由下式估算：圖 011 延遲時(shí)間、上升時(shí)間和下降時(shí)間=延遲估計(jì)見下表：各級設(shè)備序列號（左起）12.3096180E-114.8860616E-1021.5113877E-101.4700612E-1035.4760976E-111.5979087E-1041.2822330E-101.2471724E-1052.5425854E-102

25、.4730624E-1062.4119836E-102.3460316E-1077.4222557E-112.8877223E-1082.2509497E-102.1894010E-1094.1637150E-094.1360321E-09表 4 計(jì)算的延遲估計(jì)總結(jié)由表 4 可得，滿足設(shè)計(jì)要求。6. 電路仿真為了減少電路仿真中的工作量，使用了上述功耗和延遲估計(jì)部分中使用的Cs支路的電路圖。為了計(jì)算功耗，在兩個(gè)電源支路分別加一個(gè)零值電壓源V I1和V I2 ，電壓值為零（如圖12所示），進(jìn)行直流掃描分析在仿真過程中，可以得到功耗。用于電路仿真的分支電路將此電路圖轉(zhuǎn)換成SPICE文件，添加電路特性

26、分析指令和控制語句。6.1直流分析當(dāng)V CS從0.4V 變?yōu)?.4V 時(shí)，觀察波形得到閾值電壓（狀態(tài)轉(zhuǎn)換電平）V I * 。從直流分析可以看出，閾值電壓正好等于1.4V，與理想設(shè)計(jì)一致，滿足設(shè)計(jì)要求。6.2 瞬態(tài)分析從瞬態(tài)分析波形圖中可以看出T pLH =4.2ns t pHL =7.3ns tr=7.88ns tf=13.66ns所以 t pd,total = 5.38ns25ns因此，器件延遲時(shí)間和延遲估計(jì)相近，符合設(shè)計(jì)要求。6.3 功率分析從波形圖中可以看出，74HC139采用ml2_125.md模型設(shè)計(jì)P(V21)=4.68mW P(V22)=0.0mW因此，Ptotal= =28.0

27、8，非常接近估算的功耗30.575mW，滿足設(shè)計(jì)要求。7.版面設(shè)計(jì)7.1 各模塊布局設(shè)計(jì)7.1.1輸入級布局7.1.2輸入緩沖區(qū)級別布局7.1.3三輸入與非門布局7.1.4輸出級布局7.1.5調(diào)用包含保護(hù)電路的焊盤元件焊盤組件布局7.2 總體布局74HC139無焊盤整體布局調(diào)用 MOSISI 中的 EXT PAD 單元模型：整體電路圖中的 mhp_ns8，將焊盤中的信號端、保護(hù)電路的電源端和接地端與電路布局的相應(yīng)端口相連。獲取包括保護(hù)電路在內(nèi)的完整布局：7.3 電路網(wǎng)表匹配（LVS）檢查從電路圖中提取的網(wǎng)表文件（.sp）和從布局中提取的網(wǎng)表文件（.spc）用于檢查元件和節(jié)點(diǎn)的匹配。如果它們匹配

28、，則意味著布局的連接和布局中管道的生成是正確的。因此，只要保證電路圖正確， LVS檢查就可以驗(yàn)證版圖的正確性。一般示意圖從電路圖中提取的網(wǎng)表文件和從電路布局中提取的網(wǎng)表文件通過LVS進(jìn)行比較匹配。打開 Layout Versus Schematic.exe 并為參數(shù)設(shè)置創(chuàng)建一個(gè)新的 .lvs 文件。設(shè)置后按匹配。經(jīng)過LVS檢查，證明版圖和原理圖完全等價(jià)，版圖設(shè)計(jì)沒有錯(cuò)誤。7.4 布局?jǐn)?shù)據(jù)提交將設(shè)計(jì)的版圖轉(zhuǎn)換為 GDS-II 格式的用于掩模制造的代碼流數(shù)據(jù)。在L-EDIT界面，點(diǎn)擊FileExport Mask DataGDS-IIEXPORT，得到（.gds）和（.log）文件。 (.log)

29、 的內(nèi)容如下：GDSII 導(dǎo)出.TDB 文件：F:bantutotal2Layout1.tdbGDSII 文件：F:bantutotal2Layout1.gds選項(xiàng)設(shè)置：不導(dǎo)出隱藏對象：開導(dǎo)出時(shí)覆蓋數(shù)據(jù)類型：ON計(jì)算 MOSIS 校驗(yàn)和：OFF檢查自相交的多邊形和線：關(guān)閉將外部參照單元寫入鏈接：關(guān)閉保留單元格名稱的大小寫：ON將單元格名稱限制為 32 個(gè)字符。正在導(dǎo)出所有單元格使用自定義 GDSII 單位：1 個(gè)數(shù)據(jù)庫單位 = 0.001 微米，1 個(gè)數(shù)據(jù)庫單位 = 0.001 個(gè)用戶單位。斷裂多邊形：關(guān)閉圓和曲線近似的制造網(wǎng)格：0.001 Lambda所有帶有端口框的端口都將轉(zhuǎn)換為點(diǎn)端口檢查 X-Ref 單元鏈接 .檢查 GDSII 編號.檢查隱藏層和對象.警告 #14：在沒有 GDSII 編號的 ntran 層上的單元格 Cell0 中找到端口。 （行動(dòng)：忽略這些對象）警告 #14：在