FPGA的高速流水線浮點(diǎn)乘法器設(shè)計(jì)

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的高速流水線浮點(diǎn)乘法器設(shè)計(jì) 1 引言 在數(shù)字化飛速發(fā)展的今天，人們對微處理器的性能要求也越來越高。作為衡量微處理器 性能的主要標(biāo)準(zhǔn)，主頻和乘法器運(yùn)行乘法的周期息息相關(guān)。因此，為了進(jìn)一步提高微處 理器性能，開發(fā)高速高精度的乘法器勢在必行。同時(shí)由于基于IEEE754 標(biāo)準(zhǔn)的浮點(diǎn)運(yùn)算具 有動(dòng)態(tài)范圍大，可實(shí)現(xiàn)高精度，運(yùn)算規(guī)律較定點(diǎn)運(yùn)算更為簡捷等特點(diǎn)，浮點(diǎn)運(yùn)算單元的設(shè)計(jì) 研究已獲得廣泛的重視。 本文介紹了 32 位浮點(diǎn)乘法器的設(shè)計(jì)，采用了基4 布思算法，改良的4：2 壓縮器及布思 編碼算法，并結(jié)合FPGA 自身特點(diǎn)，使用流水線設(shè)計(jì)技術(shù)，在實(shí)現(xiàn)高速浮點(diǎn)乘法的同時(shí)，也

2、 使是系統(tǒng)具有了高穩(wěn)定性、規(guī)則的構(gòu)造、易于FPGA 實(shí)現(xiàn)及ASIC 的HardCopy 等特點(diǎn)。 2 運(yùn)算規(guī)則及系統(tǒng)構(gòu)造 2.1 浮點(diǎn)數(shù)的表示規(guī)則 本設(shè)計(jì)采用單精度IEEE754 格式。設(shè)參與運(yùn)算的兩個(gè)數(shù)A、B 均為單精度浮點(diǎn)數(shù)， 即： 2.2 浮點(diǎn)乘法器的硬件系統(tǒng)構(gòu)造 本設(shè)計(jì)用于專用浮點(diǎn)FFT 處理器，因此對運(yùn)算速度有較*求。為了保證浮點(diǎn)乘法器 可以穩(wěn)定運(yùn)行在80M 以下，本設(shè)計(jì)采用了流水線技術(shù)。流水線技術(shù)可提高同步電路的運(yùn)行 速度，加大數(shù)據(jù)吞吐量。而FPGA 的內(nèi)部構(gòu)造特點(diǎn)很適合在其中采用流水線設(shè)計(jì)，并且只需 要極少或者根本不需要額外的成本。綜上所述，根據(jù)系統(tǒng)分割，本設(shè)計(jì)將采用5 級流水處

3、理， 圖1 為浮點(diǎn)乘法器的硬件構(gòu)造圖。 3 主要模塊設(shè)計(jì)與仿真 3.1 指數(shù)處理模塊（E_Adder）設(shè)計(jì) 32位浮點(diǎn)數(shù)格式如文獻(xiàn)中定義。由前述可知，浮點(diǎn)乘法的主要過程是兩個(gè)尾數(shù)相 乘，同時(shí)并行處理指數(shù)相加及溢出檢測。對于32位的浮點(diǎn)乘法器而言，其指數(shù)為8位，因而 本設(shè)計(jì)采用帶進(jìn)位輸出的8位超前進(jìn)位加法器完成指數(shù)相加、去偏移等操作，具體過程如下。 E_Adder 模塊負(fù)責(zé)完成浮點(diǎn)乘法器運(yùn)算中指數(shù)域的求和運(yùn)算，如下式所示： 其中，E為MSB 位產(chǎn)生的進(jìn)位。Bias=127 是IEEE754 標(biāo)準(zhǔn)中定義的指數(shù)偏移值。 Normalization 完成規(guī)格化操作，因?yàn)橹笖?shù)求和結(jié)果與尾數(shù)相乘結(jié)果有關(guān)。

4、在本次設(shè)計(jì)中，通 過選擇的方法，幾乎可以在Normalization 標(biāo)志產(chǎn)生后立刻獲得積的指數(shù)部分，使E_Adder 不處于關(guān)鍵路徑。 本設(shè)計(jì)收集三級進(jìn)位信號(hào)，配合尾數(shù)相乘單元的 Normalization 信號(hào)，對計(jì)算結(jié)果開展 規(guī)格化處理，并決定是否輸出無窮大、無窮小或正常值。 根據(jù) E_Adder 的時(shí)序仿真視圖，可看出設(shè)計(jì)完全符合應(yīng)用需求。 3.2 改良的Booth 編碼器設(shè)計(jì) 由于整個(gè)乘法器的延遲主要決定于相加的部分積個(gè)數(shù)，因此必須減少部分積的數(shù)目才能 進(jìn)而縮短整個(gè)乘法器的運(yùn)算延遲。本設(shè)計(jì)采用基4 布思編碼器，使得部分積減少到13 個(gè)， 并對傳統(tǒng)的編碼方案開展改良。編碼算法如下表1

5、所示。 由于 FPGA 具有豐富的與、或門資源，使得該方法在保證速度和準(zhǔn)確性的前提下，充分 利用了FPGA 內(nèi)部資源，節(jié)省了面積，同時(shí)符合低功耗的要求。 3.3 部分積產(chǎn)生與壓縮構(gòu)造設(shè)計(jì) 3.3.1 部分積產(chǎn)生構(gòu)造 根據(jù)布思編碼器輸出結(jié)果，部分積產(chǎn)生遵循以下公式： 其中，PPi 為部分積；Ai 為被乘數(shù)。經(jīng)過隱藏位和符號(hào)位的擴(kuò)展后，26 位的被乘數(shù)尾數(shù)將產(chǎn) 生13 個(gè)部分積。在浮點(diǎn)乘法器中，尾數(shù)運(yùn)算采用的是二進(jìn)制補(bǔ)碼運(yùn)算。因此，當(dāng)NEG=1 時(shí)要在部分積的位加1，因?yàn)镻Pi 只完成了取反操作。而為了加強(qiáng)設(shè)計(jì)的并行性，部分 積位加1 操作在部分積壓縮構(gòu)造中實(shí)現(xiàn)。另外，為了完成有符號(hào)數(shù)相加，需對部

6、分積的 符號(hào)位開展擴(kuò)展，其結(jié)果如圖4 所示。13 個(gè)部分積中，除個(gè)部分積是29 位以外，其余 部分積擴(kuò)展為32 位。其中，個(gè)部分積包括3 位符號(hào)擴(kuò)展位“SSS”，第2 至13 個(gè)部分 積的符號(hào)擴(kuò)展位為“SS”，加一操作位為“NN”，遵循如下公式： 其中，i 為部分積的行數(shù)，sign(i)為第i 行部分積的符號(hào)。 3.3.2 部分積壓縮構(gòu)造 本設(shè)計(jì)混合使用 4：2 壓縮器、3：2 壓縮器、全加器和半加器，實(shí)現(xiàn)了13 個(gè)部分積的 快速壓縮，并保證了精度。本文部分積壓縮構(gòu)造的劃分如圖2 所示。 圖 2 中，虛線給出了傳統(tǒng)部分積的壓縮劃分，而實(shí)線描述的是本文采用的部分積壓縮結(jié) 構(gòu)劃分，這樣的劃分有利于

7、簡化第二級的壓縮構(gòu)造，從而在保證速度的根底上，節(jié)省FPGA 內(nèi)部資源。從圖2 中可看出，有些位不必計(jì)算，因?yàn)檫@些位是由Booth 編碼時(shí)引入的乘數(shù)尾 數(shù)的符號(hào)位產(chǎn)生的，48 位足以表達(dá)運(yùn)算結(jié)果。 3.3.3 改良的4：2 壓縮器 本設(shè)計(jì)采用廣泛使用的 4：2 壓縮器，并針對FPGA 內(nèi)部資源特點(diǎn)，對其開展了改良。 如圖3 所示。 傳統(tǒng)的 4：2 壓縮器即兩個(gè)全加器級聯(lián)，共需要四個(gè)異或門和8 個(gè)與非門。而改良的4： 2 壓縮器需要四個(gè)異或門和兩個(gè)選擇器（MUX）。8 個(gè)與非門需要36 個(gè)晶體管，而兩個(gè)MUX 需要20 個(gè)晶體管。同時(shí)，F(xiàn)PGA 內(nèi)部集成了大量的異或門和選擇器資源，這種設(shè)計(jì)方法也是

8、對FPGA 的一個(gè)充分利用。 由于壓縮部分積需要大量的4：2 壓縮器，所以改良的電路能 在一定程度上減小版圖的面積，也為該乘法器的ASIC 后端設(shè)計(jì)帶來了優(yōu)勢。另外，改良的 壓縮器的4 個(gè)輸入到輸出S 的延時(shí)相同，都是3 級XOR 門延時(shí)。 4 32 位浮點(diǎn)乘法器的實(shí)現(xiàn)與仿真 圖 4 顯示了本設(shè)計(jì)的FPGA 時(shí)序仿真結(jié)果，時(shí)序仿真環(huán)境為Quartus II 7.0，目標(biāo)芯片為 Cyclone 系列的EP1C6Q240C8，功能仿真環(huán)境為Modelsim 6.0b。整個(gè)設(shè)計(jì)采用VHDL 語言開展構(gòu)造描述，綜合策略為面積優(yōu)先。由仿真視圖可看出，該浮點(diǎn)乘法器可穩(wěn)定運(yùn)行在80M 及以下頻率，在延時(shí)5 個(gè)周期后，以后每一個(gè)周期可穩(wěn)定輸出乘法運(yùn)算結(jié)果，實(shí)現(xiàn)了高 吞吐量。如果采用全定制開展后端版圖布局布線，乘法器的性能將更加優(yōu)越。 5 結(jié)語 本文作者創(chuàng)新點(diǎn)：針對FPGA 器件內(nèi)部資源特性，獨(dú)創(chuàng)地提出了一種適合FPGA 實(shí)現(xiàn) 的5 級流水高速浮點(diǎn)乘法器。該乘法器支持IEEE754 標(biāo)