可編程邏輯器件基本概念及設(shè)計流程匯總課件

1、可編程邏輯器件基本概念及設(shè)計流程可編程邏輯器件基本概念及設(shè)計流程PLD結(jié)構(gòu)特點PLD結(jié)構(gòu)特點CPLD結(jié)構(gòu)基于乘積項（Product-Term)的PLD結(jié)構(gòu) CPLD結(jié)構(gòu)基于乘積項（Product-Term)的PLD結(jié)宏單元的內(nèi)部結(jié)構(gòu)宏單元的內(nèi)部結(jié)構(gòu)可編程邏輯器件基本概念及設(shè)計流程匯總課件實現(xiàn)一個簡單的邏輯f=(A+B)*C*(!D)=A*C*!D + B*C*!D實現(xiàn)一個簡單的邏輯f=(A+B)*C*(!D)=A*C*!DD觸發(fā)器的實現(xiàn)比較簡單，直接利用宏單元中的可編程D觸發(fā)器來實現(xiàn)。 CLK 走全局時鐘線EEPROM和FLASH工藝組合邏輯實現(xiàn)D觸發(fā)器的實現(xiàn)比較簡單，直接利用宏單元中的可編程

2、D觸發(fā)器來實FPGA的結(jié)構(gòu)特點查 找表（Look-Up-Table)簡稱為LUT，LUT本質(zhì)上就是一個RAM 目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。 用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每 輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。 FPGA的結(jié)構(gòu)特點查 找表（Look-Up-Table)簡稱可編程邏輯器件基本概念及設(shè)計流程匯總課件FPGA總體架構(gòu)FPGA總體架構(gòu)Xilinx Spartan

3、 II 結(jié)構(gòu)1 CLB=2 slice1 slice 包含2個查找表Xilinx Spartan II 結(jié)構(gòu)1 CLB=2 slAltera FLEX/ACEXAltera FLEX/ACEX1 LAB=8 LE; 1 LE=1 LUT1 LAB=8 LE; 1 LE=1 LUT可編程邏輯器件基本概念及設(shè)計流程匯總課件A, B,C,D由FPGA芯片的管腳輸入后進入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù) 據(jù)然后輸出，這樣組合邏輯就實現(xiàn)了。 該電路中D觸發(fā)器是直接利用LUT后面D觸發(fā)器來實現(xiàn)。時鐘信號CLK由I/O腳輸入后進入芯片內(nèi)

4、部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的 輸出與I/O腳相連，把結(jié)果輸出到芯片管腳。這樣FPGA就完成了圖3所示電路的功能。（以上這些步驟都是由軟件自動完成的，不需要人為干預(yù)）A, B,C,D由FPGA芯片的管腳輸入后進入可編程連線，然CPLD與FPGA比較FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。FPGA具有豐富的觸發(fā)器資源,而CPLD的觸發(fā)器資源有限而乘積項豐富的結(jié)構(gòu)，因而CPLD更適合組合邏輯電路,FPGA更適合于完成時序邏輯。CPLD的編程采用2或FLASH工藝,而FPGA采用SRAM工藝，因此需要專用配置芯片。CPLD保密性好,FPGA保密性差。CPL

5、D與FPGA比較FPGA的集成度比CPLD高,具有更復(fù)CPLD的JTAG方式編程CPLD的JTAG方式編程FPGA配置芯片F(xiàn)PGA配置芯片配置管腳時序配置管腳時序配置方式描述MSEL0MSEL1主動串行配置(AS)采用串行配置器件(EPCS1、EPCS4、EPCS16、EPCS64)進行配置00被動配置(PS)采用專用配置器件(EPC1、EPC2、EPC4、EPC8、EPC16)或采用配置控制器(CPLD、單片機等)配合Flash或采用下載電纜進行配置10JTAG配置通過JTAG進行配置0或10Altera FPGA的配置電路配置方式描述MSEL0MSEL1主動串行配置(AS)采用串行管腳名稱

6、功能說明TDIJTAG測試數(shù)據(jù)輸入，在TCK的上升沿串行輸入指令、測試和編程數(shù)據(jù)TDOJTAG測試數(shù)據(jù)輸出，在TCK的下降沿串行輸出指令、測試和編程數(shù)據(jù)TMSJTAG測試模式選擇，控制信號輸入引腳，控制信號決定測試訪問端口控制狀態(tài)的轉(zhuǎn)換TCKJTAG測試時鐘輸入DATA0配置數(shù)據(jù)輸入引腳，在串行配置模式中，配置數(shù)據(jù)由該引腳輸入。DCLK在AS模式中為輸出引腳，提供串行配置時鐘，在PS模式中作為輸入ASDO在AS模式中為輸出引腳，發(fā)送操作命令和地址信息到串行配置器件Altera FPGA的配置電路CONF_DONE在上電及配置期間，該引腳輸出低電平，配置成功后為高電平nCSO在AS模式時，F(xiàn)PG

7、A驅(qū)動nCSO為低，從而使能EPCSnCE使用AS方式時，下載電纜驅(qū)動nCE為高電平以禁止FPGA訪問EPCS，在使用JTAG方式時，要求nCE為低電平nCONFIG在該引腳上，一個下降沿將復(fù)位FPGA，一個上升沿將啟動一次配置nSTATUS在上電時為低電平表明FPGA處于忙狀態(tài)，上電結(jié)束后變?yōu)楦唠娖?，F(xiàn)PGA進入配置模式管腳名稱功能說明TDIJTAG測試數(shù)據(jù)輸入，在TCK的上升沿傳統(tǒng)電子設(shè)計與EDA技術(shù)比較實現(xiàn)邏輯關(guān)系1.傳統(tǒng)的電子設(shè)計方法第一步，設(shè)計電路，畫出邏輯圖 傳統(tǒng)電子設(shè)計與EDA技術(shù)比較實現(xiàn)邏輯關(guān)系第二步：選擇相應(yīng)的邏輯元器件，連接原理圖。 第二步：選擇相應(yīng)的邏輯元器件，連接原理圖

8、。 2. PLD設(shè)計流程 2. PLD設(shè)計流程 可編程邏輯器件基本概念及設(shè)計流程匯總課件可編程邏輯器件基本概念及設(shè)計流程匯總課件可編程邏輯器件基本概念及設(shè)計流程匯總課件傳統(tǒng)的電子設(shè)計自低向上的設(shè)計復(fù)雜電路的設(shè)計、調(diào)試十分困難；如果某一過程存在錯誤，查找和修改十分不便；可移植性差。只有在設(shè)計出樣機或生產(chǎn)出芯片后才能進行實測傳統(tǒng)的電子設(shè)計自低向上的設(shè)計自頂向下的設(shè)計方法自頂向下的設(shè)計方案。適用于高效率大規(guī)模系統(tǒng)的設(shè)計。采用硬件描述語言作為設(shè)計輸入 對設(shè)計者的硬件知識和硬件經(jīng)驗要求低。計算機自動生成電路。自頂向下的設(shè)計方法可編程邏輯器件基本概念及設(shè)計流程匯總課件 HDL設(shè)計文件HDL功能仿真HDL 綜合優(yōu)化、布局布線 布線后門級仿真電路