半導(dǎo)體存儲(chǔ)器與可編程邏輯器件課件

1、第八章半導(dǎo)體存儲(chǔ)器與可編程邏輯電路8.1 半導(dǎo)體存儲(chǔ)器概述8.2 ROM8.3 隨機(jī)存儲(chǔ)器RAM8.4 存儲(chǔ)器容量的擴(kuò)展8.5 用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)8.6 可編程邏輯器件概述8.7 通用陣列邏輯GAL8.8 現(xiàn)場(chǎng)可編程門陣列 FPGA8.1 半導(dǎo)體存儲(chǔ)器概述能存儲(chǔ)大量二值信息的器件一、一般結(jié)構(gòu)形式輸入/出電路I/O輸入/出控制！單元數(shù)龐大！輸入/輸出引腳數(shù)目有限二、分類1、從存/取功能分：只讀存儲(chǔ)器(Read-Only-Memory）隨機(jī)讀/寫（Random-Access-Memory）2、從工藝分：雙極型MOS型8.2 ROM8.2.1 掩模ROM一、結(jié)構(gòu)二、舉例地 址數(shù) 據(jù)A1A0D3

2、D2D1D0000101011011100100111110A0An-1W0W(2n-1)D0Dm兩個(gè)概念：存儲(chǔ)矩陣的每個(gè)交叉點(diǎn)是一個(gè)“存儲(chǔ)單元”，存儲(chǔ)單元中有器件存入“1”，無器件存入“0”存儲(chǔ)器的容量：“字?jǐn)?shù) x 位數(shù)”掩模ROM的特點(diǎn)：出廠時(shí)已經(jīng)固定，不能更改，適合大量生產(chǎn)簡(jiǎn)單，便宜，非易失性8.2.2 可編程ROM（PROM）總體結(jié)構(gòu)與掩模ROM一樣，但存儲(chǔ)單元不同8.2.2 可編程ROM（PROM）總體結(jié)構(gòu)與掩模ROM一樣，但存儲(chǔ)單元不同寫入時(shí)，要使用編程器8.2.3 可擦除的可編程ROM（EPROM）總體結(jié)構(gòu)與掩模ROM一樣，但存儲(chǔ)單元不同一、用紫外線擦除的PROM（UVEPROM

3、）二、電可擦除的可編程ROM（E2PROM）總體結(jié)構(gòu)與掩模ROM一樣，但存儲(chǔ)單元不同三、快閃存儲(chǔ)器（Flash Memory）為提高集成度，省去T2（選通管）改用疊柵MOS管（類似SIMOS管）8.3 隨機(jī)存儲(chǔ)器RAM8.3.1 靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）一、結(jié)構(gòu)與工作原理二、SRAM的存儲(chǔ)單元六管N溝道增強(qiáng)型MOS管8.3.2* 動(dòng)態(tài)隨機(jī)存儲(chǔ)器（DRAM）動(dòng)態(tài)存儲(chǔ)單元是利用MOS管柵極電容可以存儲(chǔ)電荷的原理8.4 存儲(chǔ)器容量的擴(kuò)展8.4.1 位擴(kuò)展方式適用于每片RAM,ROM字?jǐn)?shù)夠用而位數(shù)不夠時(shí)接法：將各片的地址線、讀寫線、片選線并聯(lián)即可例：用八片1024 x 1位 1024 x 8位的RA

4、M8.4.2 字?jǐn)U展方式適用于每片RAM,ROM位數(shù)夠用而字?jǐn)?shù)不夠時(shí)1024 x 8RAM例：用四片256 x 8位1024 x 8位 RAM0001110110111011011111100001110110111011011111108.5 用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理從ROM的數(shù)據(jù)表可見：若以地址線為輸入變量，則數(shù)據(jù)線即為一組關(guān)于地址變量的邏輯函數(shù)地 址數(shù) 據(jù)A1A0D3D2D1D0000101011011100100111110A0An-1W0W(2n-1)8.5 用存儲(chǔ)器實(shí)現(xiàn)組合邏輯函數(shù)一、基本原理從ROM的數(shù)據(jù)表可見：若以地址線為輸入變量，則數(shù)據(jù)線即為一組關(guān)于地址變量的邏輯

5、函數(shù)地 址數(shù) 據(jù)A1A0D3D2D1D0000101011011100100111110地 址數(shù) 據(jù)A1A0D3D2D1D0000101011011100100111110二、舉例8.6 可編程邏輯器件概述PROM的特點(diǎn)：地址字，一一對(duì)應(yīng)，所需存儲(chǔ)容量大信息表完全PLA針對(duì)ROM這一特點(diǎn)邏輯壓縮W0 W1 W2 W3A0A1+Y0Y1Y2Y3PROM與陣列固定、或陣列可編程W0 W1 W2 W3A0A1+Y0Y1Y2Y3PLA 與、或陣列均可編程集成化的PLA16路輸入8路輸出I0I1I15“或”矩陣“與”矩陣VCC48 P項(xiàng)可控求反異或門【例】存儲(chǔ)信息表輸 入輸 出I3 I2 I1 I0F7

6、 F6 F5 F4 F3 F2 F1 F00 0 0 00 0 0 0 0 0 0 00 0 0 10 0 0 0 0 0 0 10 0 1 00 0 0 0 0 1 0 00 0 1 10 0 0 0 1 0 0 10 1 0 00 0 0 1 0 0 0 00 1 0 10 0 1 1 1 0 0 10 1 1 00 0 0 0 0 1 0 00 1 1 10 0 1 1 0 0 0 11 0 0 00 1 0 0 0 0 0 01 0 0 10 1 0 1 0 0 0 11 0 1 00 1 0 0 0 1 0 01 0 1 10 1 0 1 0 0 0 11 1 0 00 0 0 1

7、0 0 0 01 1 0 10 0 0 0 1 0 0 11 1 1 01 1 1 0 0 1 0 01 1 1 11 1 1 0 0 0 0 1用16x8 ROM存儲(chǔ)F0F1F2F3F4F5F6F7I0I1I2I3P0 P1 P2 P3 P4 P5 P6 P7 P8I0I1I2I3P0 P1 P2 P3 P4 P5 P6 P7 P8P 15 ROM容量：與陣列8x16，或陣列 16x8，總?cè)萘?56。用PLA存儲(chǔ)將表達(dá)式邏輯壓縮(化簡(jiǎn))輸 入輸 出I3 I2 I1 I0F7 F6 F5 F4 F3 F2 F1 F00 0 0 00 0 0 0 0 0 0 00 0 0 10 0 0 0 0

8、0 0 10 0 1 00 0 0 0 0 1 0 00 0 1 10 0 0 0 1 0 0 10 1 0 00 0 0 1 0 0 0 00 1 0 10 0 1 1 1 0 0 10 1 1 00 0 0 0 0 1 0 00 1 1 10 0 1 1 0 0 0 11 0 0 00 1 0 0 0 0 0 01 0 0 10 1 0 1 0 0 0 11 0 1 00 1 0 0 0 1 0 01 0 1 10 1 0 1 0 0 0 11 1 0 00 0 0 1 0 0 0 01 1 0 10 0 0 0 1 0 0 11 1 1 01 1 1 0 0 1 0 01 1 1 11

9、1 1 0 0 0 0 1F0=I0F1=0F2=I1I0F3=I2I1I0+I2I1I0F4=I2I1I0+I3I2I0+I3I2I0F5=I3I2I0+I3I2I1F6=I3I2+I3I2I1F7=I3I2I1=P0=P1=P2+P3=P4+P5+P6=P5+P7=P8+P7=P7點(diǎn)陣圖P0=I0P1=I1I0P2=I2I1I0P3=I2I1I0P4=I2I1I0P5=I3I2I0P6=I3I2I0P7=I3I2I1P8=I3I2F0=P0F2=P1F3=P2+P3F5=P5+P7F6=P8+P7F7=P7F1=0F4=P4+P5+P6PLA容量與陣列: 8x9或陣列:8x92N(輸入數(shù))

10、M(輸出數(shù))P項(xiàng)數(shù)總點(diǎn)數(shù):144I0I1I2I3I0I1I2I3P0 P1 P2 P3 P4 P5 P6 P7 P8P0 P1 P2 P3 P4 P5 P6 P7 P8F0F1F2F3F4F5F6F7存入信息表的PLAP0=I0P1=I1I0P2=I2I1I0P3=I2I1I0P4=I2I1I0P5=I3I2I0P6=I3I2I0P7=I3I2I1P8=I3I2F0=P0F2=P1F3=P2+P3F5=P5+P7F6=P8+P7F7=P7F1=0F4=P4+P5+P6F0F2F3F4F5F6F7F1I0I1I2I3P0 P1 P2 P3 P4 P5 P6 P7 P8VCCPLA的特點(diǎn)與陣列可編

11、 ROM的譯碼器是完全譯碼器。N個(gè)輸入必然有2N個(gè)字。PLA的地址譯碼器是非完全譯碼器。用戶可編程形成P項(xiàng)(不是最小項(xiàng)) 。 非完全尋址。 非對(duì)應(yīng)關(guān)系。 ROM中，信息表示原封不動(dòng)地裝入存儲(chǔ)矩陣中。PLA中，存入存儲(chǔ)矩陣中的內(nèi)容是經(jīng)過化簡(jiǎn)、壓縮的，它和信息表不是一一對(duì)應(yīng)的關(guān)系。PLA應(yīng)用舉例【例1】 由PLA和D觸發(fā)器組成同時(shí)具有BCD和Gray輸出的計(jì)數(shù)器 CounterBCD碼Gray碼CPCPBCDGrayWXYZKLMNP00000000001000100001200100001130011001114010001111501011111160110111107011111100810

12、00110009100110000BCD碼控制函數(shù)：DCBADACBACBCADBABAAQQQQQQDQQQQQQQDQQQQQDQD+=+=+=DCBA76543210PPPPPPPP+=+=+=DADBDCDDDADBDCDDD QD QD QD QQAQBQCQDP0 P1 P2 P3 P4 P5 P6 P7 不要忘記畫CP！用PLA和D觸發(fā)器組成的同步十進(jìn)制計(jì)數(shù)器 DA=QADB=QAQB+QAQBQDDC=QAQC+QBQC+QAQBQCDD=QAQD+QAQBQCQD76543210PPPPPPPP+=+=+=DADBDCDD如何通過PLA輸出，而不是從觸發(fā)器輸出？.DQAQBQ

13、CQDZYXW具有二十進(jìn)制和循環(huán)碼變換功能的十進(jìn)制計(jì)數(shù)器CPBCDGrayWXYZKLMNP0000000000100010000120010000113001100111401000111150101111116011011110701111110081000110009100110000【例2】由PLA和D觸發(fā)器實(shí)現(xiàn)4位可變模數(shù)計(jì)數(shù)器 二進(jìn)制計(jì)數(shù)器進(jìn)位邏輯判斷邏輯T=1, 繼續(xù)計(jì)數(shù); T=0,復(fù)位到0000.DA= QA DB= QBQA+QBQA DC= QCQBQA+QCQB+QCQA DD= QDQCQBQA+QDQC+QDQB+QDQA()TT)TT 計(jì)數(shù)器控制函數(shù): T=(QAA

14、+QAA)+(QBB+QBB)+(QCC+QCC)+(QDD+QDD)4位可變模數(shù)計(jì)數(shù)器ROM PLA或陣列可編程與、或陣列都可編程， 靈活，節(jié)省碼點(diǎn)PLA PAL工藝：簡(jiǎn)化工藝,降低成本(熔絲工藝,一次編程)結(jié)構(gòu)：輸入/輸出公用PAL是專用詞，MMI公司的產(chǎn)品結(jié)構(gòu)PLA 與、或陣列均可編程PAL 與陣列可編程、或陣列固定W0 W1 W2 W3A0A1+Y0Y1Y2Y3W0 W1 W2 W3+A0A1Y0Y1Y2Y3PAL畫圖的方式:只留出可編程的與陣列,固定的或陣列用與或門互補(bǔ)輸出封鎖多余或項(xiàng)+.I0I1O0D QCPI7P0P1.P7D= P0+P1+P2+P7幾種PLA的原理圖帶有反饋的

15、陣列型PALI0I1I7(I/O)0(I/O)1(I/O)7幾種PLA的原理圖輸出三態(tài)門由P來控制的反饋陣列型PAL(局部)帶有反饋的寄存器型PAL(局部)異或型PAL(局部)IIII/OQI/OQI/OECPCPE16R6型PAL產(chǎn)品CLKI1I2I3I4I5I6I7I8Q7Q6Q5Q4Q3Q2OE(I/O)8(I/O)116個(gè)變量,6個(gè)寄存器 32列對(duì)應(yīng)16個(gè)變量,每一行是一個(gè)P項(xiàng), 每個(gè)P項(xiàng)最多32個(gè)因子相與,每個(gè)輸出變量(FF的控制函數(shù))有8個(gè)P項(xiàng)相或.與陣列規(guī)模:64*32出廠時(shí)與陣列每一點(diǎn)都可編程,此圖交叉點(diǎn)都是可編程的!【例】4位雙向移位寄存器裝入PAL16R6雙向移位寄存器功能

16、表雙向移位寄存器功能表 實(shí)現(xiàn)雙向移位功能的PAL8.7 通用陣列邏輯GALPAL GAL基本邏輯結(jié)構(gòu)與PAL相同，或陣列不可編程。電擦除工藝,可以重復(fù)編程. 修改設(shè)計(jì)方便,可以 重復(fù)試驗(yàn)。GAL每個(gè)輸出接有輸出宏單元OLMC , 通過對(duì) OLMC編程,可以得到多種輸出方式:寄存器輸出, 組合邏輯輸出等。典型GAL器件GAL16V816個(gè)輸入變量,其中右側(cè)8個(gè)在OLMC控制下,可以配置為輸入或輸出. 88=64行為可編程的與陣列,對(duì)應(yīng)64個(gè)P項(xiàng).不可編程的或陣列在OLMC內(nèi)部.OLMC結(jié)構(gòu):4個(gè)數(shù)據(jù)選擇器(MUX)是核心,在結(jié)構(gòu)控制字的控制下,選擇不同的輸入,構(gòu)成不同的輸出結(jié)構(gòu). 書上247頁4

17、種不同類型的PAL都統(tǒng)一到一個(gè)GAL內(nèi)部,因此叫“通用陣列邏輯”. 8.8 現(xiàn)場(chǎng)可編程門陣列FPGA 一、 FPGA的基本結(jié)構(gòu) 8.8.2 FPGA的編程 1.設(shè)計(jì)的輸入 使用MAX+PLUSII軟件支持的高級(jí)行為語言VHDL的語言結(jié)構(gòu) 2編程數(shù)據(jù)的裝載 首先應(yīng)對(duì)管腳進(jìn)行分配 例：用VHDL語言描述同步計(jì)數(shù)器。 有一個(gè)同步16進(jìn)制計(jì)數(shù)器，功能表如下： 輸入端 輸出端clrenclkqdqcqbqa1000000不變不變不變不變01計(jì)數(shù)值加1library ieee; IEEE庫 use ieee.std_logic_1164.all; 使用IEEE中的STD庫use ieee.std_logi

18、c_unsigned.all; 使用IEEE中的UNSIGNED庫entity count16 is 計(jì)數(shù)器count16是一個(gè)實(shí)體port(clk,clr,en:in std_logic; 輸入clk,clr,en是邏輯變量 qa,qb,qc,qd: out std_logic); 輸出qa,qb,qc,qd是邏輯變量end; 描述count16結(jié)束architecture RTL of count16 is 構(gòu)造一個(gè)16進(jìn)制計(jì)數(shù)器，構(gòu)造體名為RTL signal count_4:std_logic_vector(3 downto 0); 四位計(jì)數(shù)器位數(shù)從3到0begin qa=count_4(0); 計(jì)數(shù)器中的qa是0位 qb=count_4(1); 計(jì)數(shù)器中的qb是1位 qc=count_4(2); 計(jì)數(shù)器中的qc是2位 qd=count_4(3); 計(jì)數(shù)器中的