TTL集成邏輯門的邏輯功能與參數(shù)測試

實驗二TTL集成邏輯門的邏輯功能與參數(shù)測試―、實驗?zāi)康恼莆誘TL與非門邏輯功能的測試方法；熟悉TTL與非門主要參數(shù)的測量方法；熟悉TH-SZ型數(shù)字電路實驗箱的結(jié)構(gòu)和使用方法；二、 預(yù)習(xí)要求什么叫TTL集成電路？它使用的電源電壓是多少？說明TTL與非門不使用的輸入端應(yīng)如何處置？復(fù)習(xí)TTL與非門的邏輯功能，主要參數(shù)的概念和測量方法；TTL與非門的輸出特性曲線？從中讀取相關(guān)的參數(shù)值；三、 實驗原理1?與非門的邏輯功能當(dāng)輸入端中有一個或一個以上是低電平時，輸出端為高電平；只有當(dāng)輸入端全部為高電平時，輸出端才是低電平。即有'0”得“1”，全“1得“0”.其邏輯表達(dá)式為Y=礦.本實驗采用4輸入雙與非門74LS20，即在一塊集成塊內(nèi)含有兩個互相獨立的與非門，每個與非門有4個輸入端。其邏輯符號及引腳排列如圖2-1(a)(b)所示：14 1312 11109SY=ABCD1 2 3 4567Y=ABCD(a)國家標(biāo)準(zhǔn)邏輯符號(b)74LS20引腳排列(a)國家標(biāo)準(zhǔn)邏輯符號圖2-1 74LS20國家標(biāo)準(zhǔn)邏輯符號及引腳排列四、實驗器件1.TH-SZ型數(shù)字電路實驗箱2.數(shù)字萬用表UT5631.TH-SZ型數(shù)字電路實驗箱2.數(shù)字萬用表UT563.TTL與非門74LS204.若干導(dǎo)線五、實驗內(nèi)容1.驗證TTL與非門74LS20的邏輯功能在合適的位置選取一個14腳的集成塊插座，按圖2—2接好線。每個門的4個輸入端（假設(shè)為A,B,C,D）接邏輯開關(guān)輸出插口，以提供“）”與“1”電平信號（開關(guān)向上，輸出“1”；向下為“0”）。門的輸出端（假設(shè)為Y）接LED發(fā)光二極管，LED亮為輸出“1”，滅為輸出“0”。按表2-1的真值表逐個測試集成塊中2個與非門的邏輯功能。表2-1 74LS20真值表輸入輸出A1(1)BQ輸入輸出A1(1)BQC1(3)B1(2)Y1Y211110111101111011110圖2-274LS20邏輯功能測試電路2.74LS20主要參數(shù)的測試（將測試值填入表2-2）低電平輸出電源電流ICcL、高電平輸出電源電流ICcH、74LS20總的靜態(tài)功耗、低電平

輸入電流IiL，高電平輸入電流IiH（IiH很小，可不測）扇出系數(shù)No（先測出允許灌入的最大負(fù)載電流IOL)Vcc+nV Vccf+5V Vcc?+5V Vcc?+5V(a)(b(a)(b) (c) (d)圖2-3 74LS20主要參數(shù)測試電路(1)低電平輸出電源電流ICCL指所有輸入端懸空，輸出端空載，74LS20輸出低電平時，電源提供給器件的電流。測試電路如圖2-3(a)所示。⑵高電平輸出電源電流ICcH指每個門各有一個以上的輸入端接地(最好全部接地)，輸出端空載，74LS20輸出高電平時，電源提供的電流。測試電路如圖2-3(b)示。(3)計算74LS20總的靜態(tài)功耗ICCL和ICCH標(biāo)志著器件靜態(tài)功耗的大小，通常ICCL>ICCH，所以靜態(tài)功耗為PCCL=VCCICCH。⑷低電平輸入電流IiL指被測輸入端接地，其余輸入端懸空時，由被測輸入端流出的電流值。希望IiL越小越好。測試電路如圖2-3(c)示。⑸高電平輸入電流IiH指被測輸入端接高電平，其余輸入端接地，流入被測輸入端的電流值。希望IiH越小越好。測試電路如圖2-3(d)示(因為IiH很小，微安級，一般免于測試。本實驗也不測)。(6)扇出系數(shù)N0指門電路能驅(qū)動同類門的個數(shù)，它是衡量門電路帶負(fù)載能力的一個參數(shù)。N0=I0L/IiL 一般N0>8其中：IoL是指當(dāng)VOL達(dá)到規(guī)定輸出的低電平的規(guī)范值(一般為0.4V)時，門電路允許灌入的最大負(fù)載電流。IOL測試電路如圖2-4示：表2-2主要參數(shù)測試結(jié)果ICCL(mA)ICCH(mA)I.T (A)ll.IOT(mA)NO(計算)PCCT(計算)3．電壓傳輸特性門的輸出電壓U0隨輸入電壓Ui而變化的曲線稱為門的電壓傳輸特性，通過它可以讀得門電路的一些重要參數(shù)，如輸出高電平UOh、輸出低電平UOl、關(guān)門電平UOff、開門電平UON、門限電平Uth等值。測試電路如圖2-5所示：采用逐點測試法，即調(diào)節(jié)Rw,按表2-3逐點測得Ui及U0的值，然后繪制曲線。表2-3電壓傳輸特性Ui(V)00.20.40.60.81.01.21.41.51.62.02.53.03.5???Uo(V)(2)繪制電壓傳輸特性曲線，并讀出輸出高電平UOH、輸出低電平UOL、關(guān)門電平UOff、開門電平UON、門限電平Ut的值，填入表2-4。表2-4門電路有關(guān)的重要參數(shù)UohN)Uot(V)UoffN)UoffN)Uth(V)六、實驗報告要求1．回答預(yù)習(xí)要求中提出的問題；2．記錄、整理實驗結(jié)果，并對結(jié)果進(jìn)行分析畫出實測的電壓傳輸特性曲線，從中讀出輸出高電平Uoh、輸出低電平UOL、關(guān)門電平Uoff、開門電平UON、門限電平Uth的值，并在圖中標(biāo)出。七、實驗注意事項TTL電源電壓使用范圍為+4.5V---+5.5V之間，超過5.5V將損壞器件；低于4.5V器件的邏輯功能將不正常。實驗中要求使用+5V。電源極性絕對不允許接錯。接插集成塊時，要認(rèn)清定位標(biāo)記，不得插反。連線之前，先用萬用表測量導(dǎo)線是否導(dǎo)通。4?輸出端不允許直接接地或直接接+5V電源，否則將損壞器件。TTL與非門74LS20不用的輸入端可以懸空，示為“1”輸入。為了保證邏輯的絕對可靠，最好將不用端全部接+5V電源。

實驗三組合邏輯電路實驗分析實驗三組合邏輯電路實驗分析―、實驗?zāi)康恼莆战M合邏輯電路的分析方法與測試方法；了解組合電路的冒險現(xiàn)象及消除方法；驗證半加器、全加器的邏輯功能。二、 預(yù)習(xí)要求復(fù)習(xí)組合邏輯電路的分析方法；復(fù)習(xí)用與非門和異或門等構(gòu)成的半加器、全加器的工作原理；復(fù)習(xí)組合電路冒險現(xiàn)象（險象）的種類、產(chǎn)生原因，如何消除？三、 實驗原理組合邏輯電路由很多常用的門電路組合在一起，實現(xiàn)某種功能的電路，它在任意時刻的輸出，僅取決于該時刻輸入信號的邏輯取值，而與信號作用前電路原來的狀態(tài)無關(guān)。組合邏輯電路的分析是指根據(jù)所給的邏輯電路，寫出其輸入與輸出之間的邏輯函數(shù)表達(dá)式或真值表，從而確定該電路的邏輯功能。其分析步驟為:確定該電路的邏輯功能。其分析步驟為:組合電路的冒險現(xiàn)象（1）實際情況下，由于器件的延時效應(yīng)，在一個組合電路中，輸入信號發(fā)生變化時，輸出出現(xiàn)瞬時錯誤的現(xiàn)象，把這現(xiàn)象叫做組合電路中的冒險現(xiàn)象，簡稱險象。這里研究靜態(tài)險象，即電路達(dá)到穩(wěn)定時，出現(xiàn)的險象。可分為0型靜態(tài)險象（如圖3-1）和1型靜態(tài)險象（如圖3-2）:[b)圖3-10型靜態(tài)險象

[b)圖3-10型靜態(tài)險象其輸出函數(shù)Y=A+A，在電路達(dá)到穩(wěn)定時，即靜態(tài)時，輸出Y總是1。然而在輸入A變化時，輸出Y的某些瞬間會出現(xiàn)0，Y出現(xiàn)窄脈沖，存在有靜態(tài)0型險象。圖3-2圖3-21型靜態(tài)險象其輸出函數(shù)Y=A+A，在電路達(dá)到穩(wěn)定時，即靜態(tài)時，輸出Y總是O。然而在輸入A變化時，在輸出Y的某些瞬間會出現(xiàn)1，Y出現(xiàn)窄脈沖，存在有靜態(tài)1型險象。進(jìn)一步研究得知，對于任何復(fù)雜的組合邏輯電路，只要能成為A+A或AA的形式，必然存在險象。為了消除險象，通常用增加校正項的方法，如果表達(dá)式中出現(xiàn)A+A形式的電路，校正項為被賦值各變量的“乘積項”表達(dá)式中出現(xiàn)AA形式的電路，校正項為被賦值各變量的“和項”例如：邏輯電路的表達(dá)式為Y=AB+AC；當(dāng)B=C=1時，Y=A+A，Y正常情況下，穩(wěn)定后應(yīng)輸出1,但實際中出現(xiàn)了0型靜態(tài)險象。這時可以添加校正項BC,則YAB+AC+BC=A+A+1=1,從而消除了險象。四、 實驗器件1.TH-SZ型數(shù)字電路實驗箱 2.雙蹤示波器YB4320G3.74LS00 74LS86 74LS02 4.若干導(dǎo)線五、 實驗內(nèi)容1?分析、測試用與非門74LS00組成的半加器的邏輯功能(1)寫出圖3-3的邏輯表達(dá)式Y(jié)1-Y2=(1)寫出圖3-3的邏輯表達(dá)式Y(jié)1-Y2=圖3-3由與非門74LS00組成的半加器電路(2)根據(jù)表達(dá)式列出真值表3-1,并寫出最簡函數(shù)表達(dá)式根據(jù)圖3-3,在實驗箱上選定兩個14腳的插座，插好兩片74LS00,并接好連線,A,B兩輸入接至邏輯開關(guān)的輸出插口。S,C分別接至邏輯電平顯示輸入插口。按表3-2的要求進(jìn)行邏輯狀態(tài)的測試，將結(jié)果填入表3-2,與表3-1進(jìn)行比較，看兩者是否一致。ABY1Y2ABY1Y2Y3SC00011011表3.2半加器理論值A(chǔ)BCD00011011表3.2實驗測量結(jié)果S= C=2?分析、測試用異或門74LS86和與非門74LS00組成的半加器的邏輯功能,填入表3-3ABSC0ABSC00011011表3.3異或門組成的半加器圖3-4異或門和與非門組成的半加器S= C=3?分析、測試用異或門74LS86、與非門74S00和或非門74LS02組成的全加器的邏輯功能?h? ?h? ￡圖3-5 全加器邏輯電路AiBiCi-1SiSi000010100110001011101111根據(jù)邏輯電路寫出全加器的邏輯函數(shù)表達(dá)式，并化為最簡。Si= Si=按圖3—5連線，Ai、Bi、Ci的值按表3-4輸入，觀察輸出Si、Si的值，填入表3-4。觀察冒險現(xiàn)象并消除按圖3-6接線，當(dāng)B=C=1時，A輸入矩形波(f=lMHZ以上)，用示波器觀察、記錄Y波形。用添加校正項的方法消除險象。畫出校正后的電路圖，觀察、記錄校正后Y輸出波形。六、 實驗報告要求整理實驗數(shù)據(jù)、圖表，并對實驗結(jié)果進(jìn)行分析討論?？偨Y(jié)組合電路的分析與測試方法。對險象進(jìn)行討論。七、 實驗注意事項實驗中要求使用+5V，電源極性絕對不允許接錯。插集成塊時，要認(rèn)清定位標(biāo)記，不得插反。連線之前，先用萬用表測量導(dǎo)線是否導(dǎo)通。4?輸出端不允許直接接地或直接接+5V電源，否則將損壞器件。實驗四計數(shù)器及其應(yīng)用(設(shè)計性)―、實驗?zāi)康膶W(xué)習(xí)集成觸發(fā)器構(gòu)成計數(shù)器的方法。2?掌握中規(guī)模集成計數(shù)器的使用方法及功能側(cè)試方法。3.用集成電路計數(shù)器構(gòu)成1/N分頻器。二、 實驗預(yù)習(xí)要求復(fù)習(xí)計數(shù)器電路工作原理。預(yù)習(xí)中規(guī)模集成電路計數(shù)器74LS192的邏輯功能及使用方法。復(fù)習(xí)實現(xiàn)任意進(jìn)制計數(shù)的方法。三、 實驗原理計數(shù)器是典型的時序邏輯電路，它是用來累計和記憶輸入脈沖的個數(shù).計數(shù)是數(shù)字系統(tǒng)中很重要的基本操作，集成計數(shù)器是最廣泛應(yīng)用的邏輯部件之一。計數(shù)器種類較多，按構(gòu)成計數(shù)器中的多觸發(fā)、器是否使用一個時鐘脈沖源來分，有同步計數(shù)器和異步計數(shù)器；根據(jù)計數(shù)制的不同，可分為二進(jìn)制計數(shù)器、十進(jìn)制計數(shù)器和任意進(jìn)制計數(shù)器：根據(jù)計數(shù)的增減趨勢，又分為加法、減法和可逆計數(shù)器。還有可預(yù)置數(shù)和可編程序功能計數(shù)器等。本實驗主要研究中規(guī)模十進(jìn)制計數(shù)器74LS192的功能及應(yīng)用。1.74LS192的主要原理(1)74LS192是同步十進(jìn)制可逆計數(shù)器，具有雙時鐘輸入，并具有清除和置數(shù)等功能，其邏輯符號及引腳排列如圖4-1所示。UxOf鬲麗IS陽號1UxOf鬲麗IS陽號1 74小少TTTTT?②?q■圖4—1 74LS192邏輯符號及引腳排列圖中：CPU—加計數(shù)端CPD一減計數(shù)端/LD一置數(shù)端CR一清零端/CO—非

同步進(jìn)位輸出端/BO—非同步借位輸出端DO、D1、D2、D3一數(shù)據(jù)輸入端QO、Q1、Q2、Q3一數(shù)據(jù)輸出端74LS192功能如下表4—1：輸 入輸 出CR/LDCPnCPDD3D2D1D0Q3Q2Q1Q01XXXXXXX000000XXdcbadcba01f1XXXX加計數(shù)011fXXXX減計數(shù)74LS192、減計數(shù)的狀態(tài)轉(zhuǎn)換表如下表3—2：*■加法計數(shù)（進(jìn)位）輸入脈沖數(shù)0123456789輸Q30000000011Q20000111100出Q10011001100Q00101010101減法計數(shù)（借位）+2.計數(shù)器的級聯(lián)使用一個十進(jìn)制計數(shù)器只能表示。0—9十個數(shù)，為擴(kuò)大計數(shù)器范圍，常用多個十進(jìn)制計數(shù)器級聯(lián)使用。同步計數(shù)器往往設(shè)有進(jìn)位（或借位）輸出端，所以可以選用其進(jìn)位（或借位）輸出信號驅(qū)動下一級計器。圖4一2是由74LS192利用其進(jìn)位輸出/CO控制高一位的CPu端構(gòu)成的加計數(shù)級聯(lián)圖?？梢詫崿F(xiàn)10*10=100進(jìn)制“00”一“99”）的計數(shù)；如果要構(gòu)成減計數(shù)電路，則利用其借位輸出/B0麟組高位的CPD端，實現(xiàn)“99”一“00”）的減法計數(shù)，如果計數(shù)初始值為00—99其中一個數(shù)，則必須先在輸入端D3—D0預(yù)置所要開始計數(shù)的初始值，令/LD=0，將此初始值預(yù)置完成，此后重新置/LD=1O00,QIQ2Q3 Q4Q5Q6Q7CPu741?加0)/co'CPuMIS處/CO1 r TdoIdJoalps! doIdiIdsLj

圖4-2加計數(shù)級聯(lián)圖3.任意進(jìn)制計數(shù)的實現(xiàn)(1)復(fù)位法獲得任意進(jìn)制計數(shù)器假設(shè)已有N進(jìn)制計數(shù)器，而需要得到一個M進(jìn)制計數(shù)器時，只要MvN,用復(fù)位法使計數(shù)器計數(shù)到M時置"0”即獲得M進(jìn)制計數(shù)器。圖4-3所示為用一片74LS192并采用復(fù)位法構(gòu)成的5進(jìn)制加法計數(shù)器。圖4-4生所示為用兩片74LS192級聯(lián)并采用復(fù)位法構(gòu)成的幾60進(jìn)制加法計數(shù)器。T4LS192ST4LS192S圖4-3采用復(fù)位法構(gòu)成的5進(jìn)制加法計數(shù)器 圖4-4采用復(fù)位法構(gòu)成的60進(jìn)制加法計數(shù)(2)利用預(yù)置功能獲得任意進(jìn)制計數(shù)器圖4-5是一個用兩片74LS192級聯(lián)構(gòu)成的特殊12進(jìn)制加法計數(shù)器電路。在數(shù)字鐘里,對時位的計數(shù)序列是1，2,3,???11,12；是12進(jìn)制，而且沒有0。即從1開始計數(shù)、顯示到12為止，當(dāng)計數(shù)到13時，通過與非門產(chǎn)生一個復(fù)位信號，使74LS192(2)［時的十位］直接置成0000，而74LS192(1)〔時的個位〕直接置成0001,從而實現(xiàn)了1-12計數(shù)。圖4—5采用預(yù)置法構(gòu)成的特殊12進(jìn)制加法計數(shù)器四、實驗儀器設(shè)備1.TH-SZ型數(shù)字電路實驗箱2.兩片74LS192 一片74LS00五、實驗內(nèi)容1．74LS192邏輯功能測試74LS192的16腳接VCC=+5V,8腳接地，計數(shù)脈沖CPu和CPD由單次脈沖源提供，置數(shù)端（/LD）、數(shù)據(jù)輸入端（D3—DO）分別接邏輯開關(guān)，輸出端（Q3—Q0）接譯碼顯示輸入的相應(yīng)孔A、B、C、D，同時接至邏輯電平LED顯示插孔，/CO和/B0接邏輯電平LED顯示插孔。按表4—1逐項測試，判斷該集成塊的功能是否正常。表3-1逐項測試，判斷該集成塊