數(shù)字設(shè)計(jì)-原理與實(shí)踐(第四版)課后習(xí)題答案

第2章習(xí)題參考答案:2.2將下面的八進(jìn)制數(shù)轉(zhuǎn)換成二進(jìn)制數(shù)和十六進(jìn)制數(shù)。(a)12348=10100111002=29C16(b)1746378=11111001100111112=F99F16(c)3655178=111101011010011112=1EB4F16(d)25353218=101010111010110100012=ABAD116(e)7436.118=111100011110.0010012=F1E.2416(f)45316.74748=100101011001110.11110011112=4ACE.F2C162.3將下面的十六進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)和八進(jìn)制數(shù)。(a)102316=10000001000112=100438(b)7E6A16=1111110011010102=771528(c)ABCD16=10101011110011012=1257158(d)C35016=11000011010100002=1415208(e)9E36.7A16=1001111000110110.011110102=117066.3648(f)DEAD.BEEF16=1101111010101101.10111110111011112=157255.57567482.5將下面的數(shù)轉(zhuǎn)換成十進(jìn)制數(shù)。(a)11010112=107(b)1740038=63491(c)101101112=183(d)67.248=55.3125(e)10100.11012=20.8125(f)F3A516=62373(g)120103=138(h)AB3D16=43837(i)71568=3694(j)15C.3816=348.218752.6完成下面的數(shù)制轉(zhuǎn)換。(a)125=11111012(b)3489=66418(c)209=110100012(d)9714=227628(e)132=100001002(f)23851=5D2B16(g)727=104025(h)57190=DF6616(i)1435=26338(j)65113=FE59162.7將下面的二進(jìn)制數(shù)相加，指出所有的進(jìn)位：(a)S：1001101C：100100(b)S:1010001C:1011100(c)S:101000000C:111111110(d)S:11011111C:110000002.8利用減法而不是加法重復(fù)訓(xùn)練題2.7，指出所有的借位而不是進(jìn)位：(a)D：011001B：110000(b)D：111101B：1110000(c)D：10000110B：00111000(d)D：1101101B：111100102.11寫出下面每個(gè)十進(jìn)制數(shù)的8位符號(hào)－數(shù)值，二進(jìn)制補(bǔ)碼，二進(jìn)制反碼表示。(a)+25原碼:00011001反碼:00011001補(bǔ)碼:00011001(b)+120011110000111100001111000(c)+82010100100101001001010010(d)–42101010101101010111010110(e)–6100001101111100111111010(f)–1111110111110010000100100012.12指出下面8位二進(jìn)制補(bǔ)碼數(shù)相加時(shí)是否發(fā)生溢出。(a)11010100+11101011=10111111不存在溢出(b)10111111+11011111=10011110不存在溢出(c)01011101+00110001=10001110存在溢出(d)01100001+00011111=10000000存在溢出2.33對(duì)于5狀態(tài)的控制器，有多少種不同的3位二進(jìn)制編碼方式？若是7狀態(tài)或者8狀態(tài)呢？解：3位二進(jìn)制編碼有8種形式。對(duì)于5狀態(tài)，這是一個(gè)8中取5的排列：N=8x7x6x5x4=6720對(duì)于7狀態(tài)，這是一個(gè)8中取7的排列：N=8x7x6x5x4x3x2=40320對(duì)于8狀態(tài)，種類數(shù)量與7狀態(tài)時(shí)相同。2.34若每個(gè)編碼字中至少要含有一個(gè)0，對(duì)于表2-12的交通燈控制器，有多少種不同的3位二進(jìn)制編碼方式？解：在此條件下，只有7種可用的3位二進(jìn)制碼，從中選取6個(gè)進(jìn)行排列，方式數(shù)量為：N=7x6x5x4x3x2=50402.35列出圖2-5的機(jī)械編碼盤中可能會(huì)產(chǎn)生不正確位置的所有“壞”邊界。解：001/010、011/100、101/110、111/0002.36作為n的函數(shù)，在使用n位二進(jìn)制編碼的機(jī)械編碼盤中有多少個(gè)“壞”邊界？解：有一半的邊界為壞邊界：2n-1。數(shù)字邏輯第3章參考解答：3.11對(duì)圖X3.11（a）所示的AOI電路圖，采用AND，OR,INV畫出對(duì)應(yīng)的邏輯圖。解：Z=(A?B+C+D)'3.12對(duì)圖X3.11（b）所示的OAI電路圖，采用AND，OR,INV畫出對(duì)應(yīng)的邏輯圖。解：Z=((A+B)?C?D)'13畫出NOR3對(duì)應(yīng)的電路圖。解：3輸入端或非門結(jié)構(gòu)應(yīng)為：上部3個(gè)P管串聯(lián)，下部3個(gè)N管并聯(lián)，結(jié)構(gòu)如圖所示。3.15畫出OR2所對(duì)應(yīng)的電路圖。解：在NOR2電路的輸出端后面級(jí)聯(lián)一個(gè)INV。3.59畫出圖X3.59邏輯圖所對(duì)應(yīng)的電路圖。解：3.21若輸出低電平閾值和高電平閾值分別設(shè)置為1.5V和3.5V，對(duì)圖X3.21所示的反相器特性，確定高態(tài)與低態(tài)的DC噪聲容限。解：由圖中可以看到，輸出3.5V對(duì)應(yīng)的輸入為2.4V,輸出1.5V對(duì)應(yīng)的輸入為2.5V；所以，高態(tài)噪聲容限為：3.5-2.5=1V;低態(tài)噪聲容限為：2.4-1.5=0.9V。3.26利用表3-3計(jì)算74HC00的p通道和n通道的導(dǎo)通電阻。解：采用極端值計(jì)算（對(duì)商用芯片，最低電源電壓設(shè)為4.75V）表中所列輸出電壓與電流關(guān)系如圖所示：根據(jù)電流定律，高態(tài)輸出時(shí)可以建立下列方程：pnRR0.350.02=4.4?????????pnRR0.914=3.84?????????聯(lián)立求解可得：R=0.151kΩ=151Ωp低態(tài)輸出時(shí)可以建立下列方程：npRR0.10.02=4.65?????????npRR0.334=4.42?????????聯(lián)立求解可得：R=0.060kΩ=60Ωn3.27對(duì)于表3-3所列的74HC00，若設(shè)VOLmax=0.33V,VOHmin=3.84V,Vcc=5V,對(duì)于下列電阻負(fù)載，確定該系列的商用器件是否能夠驅(qū)動(dòng)（任何情況下輸出電流不能超出IOLmax和IOHmax）.解：根據(jù)表3-3，對(duì)于選定的輸出電壓，最大輸出電流限制為4mA.c)820Ω接地：考慮高態(tài)輸出，等效電路如下：I=3.84/0.82=4.683>4mA不能驅(qū)動(dòng)。e)1kΩ接Vcc：考慮低態(tài)輸出，等效電路如下：I=（5-0.33）/1=4.67>4mA不能驅(qū)動(dòng)。f)1.2kΩ接Vcc,820Ω接地：需要分別考慮低態(tài)輸出和高態(tài)輸出。低態(tài)輸出等效電路如下：I=（2.03-0.33）/0.487=3.49<4mA可以驅(qū)動(dòng)。高態(tài)輸出等效電路如下：I=（3.84-2.03）/0.487=3.72<4mA可以驅(qū)動(dòng)。3.40一個(gè)發(fā)光二極管導(dǎo)通時(shí)的電壓降約為2.0V，正常發(fā)光時(shí)需要約5mA的電流。當(dāng)發(fā)光二極管如圖3－54（a）那樣連接時(shí)，確定上拉電阻的適當(dāng)值。解：根據(jù)3.7.5所給的條件，低態(tài)輸出電平VOLmax=0.37V。對(duì)應(yīng)等效電路如下：R=(5-2-0.37)/5=0.526kΩ3.65在圖3-32（b)中，有多少電流與功率被浪費(fèi)了。解：浪費(fèi)的電流為流過4kΩ電阻的電流：I=(5-0.24)/4=1.19mA浪費(fèi)的功率為上述電流經(jīng)過兩個(gè)電阻產(chǎn)生的功率：P=RI2=4.2x(1.19)2=5.95mW3.33對(duì)于下列電阻電容的組合，確定時(shí)間常數(shù)RC解：a)5nsb)705nsc)2.21nsd)100ns3.34對(duì)于一個(gè)CMOS電路，將電源電壓增加5%，或者將內(nèi)部電容和負(fù)載電容增加5%，哪種方式會(huì)導(dǎo)致更大的功率消耗。答：CMOS的電源消耗主要是動(dòng)態(tài)消耗，其關(guān)系為PCVfD=2；由該關(guān)系可以得出電源增加將導(dǎo)致更大的功率消耗。3.68分析圖3-37所示反相器的下降時(shí)間，設(shè)RL=900Ω，VL=2V。解：該電路圖可以等效為下列帶開關(guān)的一階電路圖。當(dāng)輸出從高態(tài)轉(zhuǎn)為低態(tài)時(shí)，可以等效為開關(guān)K從位置1轉(zhuǎn)到位置2。按照一階電路三要素法的分析方法，對(duì)于電容上的電壓分析如下：初態(tài)：VH=4.45V終態(tài)：VL=0.2V換路后的等效電阻：R=90Ω電路時(shí)間常數(shù)：τ=RC=9ns輸出電壓隨時(shí)間變化關(guān)系為：()t/τOUTLHLV=V+V?Ve?由上式可以得出從3.5V到1.5V的下降時(shí)間為：nsVtVLL9.11.5ln3.5≈??Δ=τ3.69分析圖3-37所示反相器的上升時(shí)間，設(shè)RL=900Ω，VL=2V。解：與上題類似進(jìn)行分析，當(dāng)輸出從低態(tài)轉(zhuǎn)為高態(tài)時(shí)，可以等效為開關(guān)K從位置12到位置1。按照一階電路三要素法的分析方法，對(duì)于電容上的電壓分析如下：初態(tài)：VL=0.2V終態(tài)：VH=4.45V換路后的等效電阻：R=164Ω電路時(shí)間常數(shù)：τ=RC=16.4ns輸出電壓隨時(shí)間變化關(guān)系為：()(1t/τ)OUTLHLV=V+V?V?e?由上式可以得出從1.5V到3.5V的上升時(shí)間為：nsVtVHH193.5ln1.5≈??Δ=τ數(shù)字邏輯第四章參考解答：4-5根據(jù)Demorgan定理，X+Y?Z的補(bǔ)為X'?Y'+Z'。但這兩個(gè)函數(shù)在XYZ=110時(shí)都等于1。對(duì)于一個(gè)給定的輸入組合，一個(gè)函數(shù)和其補(bǔ)函數(shù)怎么能都等于1呢？出了什么錯(cuò)誤？答：在利用定理時(shí)，沒有考慮到運(yùn)算先后順序，正確的補(bǔ)函數(shù)應(yīng)該為：(X+Y?Z)'=X'?(Y?Z)'=X'(Y'+Z')=X'?Y'+X'?Z'4.7請寫出下面各個(gè)邏輯函數(shù)的真值表.a)F=X'?Y+X'?Y'?Z可先簡化為：F=X'?(Y+Y'Z)=X'(Y+Z)c)F=W+X’·(Y’+Z)=W+X’·Y’+X’·ZWXYZFWXYZF00001100010001110011001001010100111101110100011001010101101101100111010111011111h)F=(((A+B)’+C’)’+D)’=A’·B’·D’+C’·D’ABCDFABCDF000011000100010100100010110100001101011001001110010101011010011001110001110111104.25證明OR(n)可以采用(n-1)個(gè)OR(2)實(shí)現(xiàn)；NOR也能這樣嗎？證明你的結(jié)論。解：根據(jù)邏輯定理：(x1+x2+x3+x4+x5+...)=((((x1+x2)+x3)+x4)+x5)+...第1次運(yùn)算實(shí)現(xiàn)2個(gè)變量的OR，第2次運(yùn)算實(shí)現(xiàn)3個(gè)變量的OR，第(n-1)次運(yùn)算就可以實(shí)現(xiàn)n個(gè)變量的OR。NOR不能這樣做：以3個(gè)變量為例：利用DeMorgan’s定理((x1+x2)'+x3)'=(x1'?x2'+x3)'≠(x1+x2+x3)'所以不能采用這種方式替換。4.36對(duì)于XNOR，寫出真值表，積之和表達(dá)式以及對(duì)應(yīng)的與或結(jié)構(gòu)邏輯圖。解：真值表邏輯式：F=A?B+A'?B'邏輯圖：4.38采用題設(shè)條件如何得到反相器（題略）。答：只能利用XNOR實(shí)現(xiàn)，在邏輯表達(dá)式F=A?B+A'?B'中，令B或A等于0（將該輸入端接地），即可實(shí)現(xiàn)反相器功能。4.9請寫出下面各個(gè)邏輯函數(shù)的標(biāo)準(zhǔn)和與標(biāo)準(zhǔn)積.a)=Σ()=Π()XYXYF,,1,20,3標(biāo)準(zhǔn)和：F=X?Y'+X'?Y標(biāo)準(zhǔn)積：F=(X+Y)?(X'+Y')b)=Π()=Σ()ABABF,,0,1,23標(biāo)準(zhǔn)和：F=A?B標(biāo)準(zhǔn)積：F=(A+B)?(A+B')?(A'+B)c)=Σ()=Π()ABCABCF,,,,1,2,4,60,3,5,7標(biāo)準(zhǔn)和：F=A'?B'?C+A'?B?C'+A?B'?C'+A?B?C'標(biāo)準(zhǔn)積：F=(A+B+C)?(A+B'+C')?(A'+B+C')?(A'+B'+C')d)=Π()=Σ()WXYWXYF,,,,0,2,3,6,71,4,5標(biāo)準(zhǔn)和：F=W'?X'?Y+W?X'?Y'+W?X'?Y標(biāo)準(zhǔn)積：F=(W+X+Y)?(W+X'+Y)?(W+X'+Y')?(W'+X'+Y)?(W'+X'+Y')e)=+?=Σ()=Π()XYZXYZFXYZ,,,,'0,1,2,3,74,5,6標(biāo)準(zhǔn)和：F=X'?Y'?Z'+X'?Y'?Z+X'?Y?Z'+X'?Y?Z+X?Y?Z標(biāo)準(zhǔn)積：F=(X'+Y+Z)?(X'+Y+Z')?(X'+Y'+Z)f)=+(?)=++=Π()=Σ()VWXVWXFVWXVWX,,,,'''20,1,3,4,5,6,7標(biāo)準(zhǔn)和：F=V'?W'?X'+V'?W'?X+V'?W?X+V?W'?X'+V?W'?X+V?W?X'+V?W?X標(biāo)準(zhǔn)積：F=V+W'+X4.11若“1”不是質(zhì)數(shù)，重新寫出4位質(zhì)數(shù)檢測器的最小項(xiàng)列表，規(guī)范和以及對(duì)應(yīng)的邏輯圖。解：=Σ()3,2,1,02,3,5,7,11,13NNNNF3'21032'10321'03'2'10'3'2'103'21'0NNNNNNNNNNNNFNNNNNNNNNNNN+???+???+???=???+???+???4.39NAND（2）是否為完全集合？請證明。證：由于AND（2），OR（2）和INV構(gòu)成完全集合，只要NAND（2）能夠形成這三種邏輯，則為完全集合。實(shí)現(xiàn)方式如下：1將NAND（2）的輸入端并接，可以得到INV；2將NAND（2）后接INV，可以得到AND（2）；3將NAND（2）輸入端各接1個(gè)INV，可以得到OR（2）；所以，NAND（2）為完全集合。4.41XNOR是否構(gòu)成完全集合？請證明。解：采用上題方法證明：1將XNOR的一個(gè)輸入接0，可以實(shí)現(xiàn)INV；2由于XNOR無法通過連接來保留一個(gè)乘積項(xiàng)而消除另一個(gè)乘積項(xiàng)，因此無法實(shí)現(xiàn)2輸入的AND和OR。所以，XNOR不能構(gòu)成完全集合。4.50設(shè)反相門的延遲時(shí)間為5ns，非反相門的延遲時(shí)間為8ns，比較圖4-24a,c,d的速度。解：a:16nsc:18nsd:10ns4.14利用卡諾圖化簡下列邏輯函數(shù)，得出最小積之和表達(dá)式，并在圖中指出奇異“1”單元。解：a)=Σ()XYZF,,1,3,5,6,7F=Z+XYb)=Σ()WXYZF,,,1,4,5,6,7,9,14,15F=W'?X+X?Y+X'?Y'?Zc)=Π()WXYF,,1,4,5,6,7F=W'?X+W'?Y'd)=Σ()WXYZF,,,0,1,6,7,8,9,14,15F=X?Y+X'?Y'e)=Π()ABCDF,,,4,5,6,13,15F=B'+A?D'+A'?C?Df)=Σ()ABCDF,,,4,5,6,11,13,14,15F=A'?B?C'+A?B?D+A?C?D+B?C?D'4.16設(shè)“1”不是質(zhì)數(shù)，重做圖4-31的質(zhì)數(shù)檢測器。解：卡諾圖如下及其化簡如下最簡積之和表達(dá)式為：F=N2?N1'?N0+N2'?N1?N0+N3'?N2'?N1+N3'?N2?N0邏輯圖如下4.58利用卡諾圖將下列函數(shù)化簡為最小積之和形式。解：先將所給函數(shù)填入卡諾圖，再利用卡諾圖進(jìn)行化簡a)F=X'?Z+X?Y+X?Y'?ZF=Z+X?Yb)F=A'?C'?D+B'?C?D+A?C'?D+B?C?DF=Dc)F=W'?X?Z'+W?X?Y?Z+W'?ZF=W'?X+X?Y?Z+W'?Zd)F=(W+Z')?(W'+Y'+Z')?(X+Y'+Z)F=Y?Z+X?Z'+W?Y'e)F=A'?B'?C'?D'+A'?C'?D+B?C'?D'+A?B?D+A?B'?C'F=C'+A?B?D4.18利用卡諾圖化簡下列邏輯函數(shù)，得出最小積之和表達(dá)式，并在圖中指出奇異“1”單元。a)(0,1,3,5,14)(8,15),,,FdWXYZ=Σ+F=W'?X'?Y'+W'?X'?Z+W'?Y'?Z+W?X?Yb)(0,1,2,8,11)(3,9,15),,,FdWXYZ=Σ+F=W'?X'+X'?Y'+X'?Zc)(4,6,7,9,13)(12),,,FdABCD=Σ+F=A'?B?D'+A'?B?C+A?C'?Dd)(1,5,12,13,14,15)(7,9),,,FdABCD=Σ+F=A?B+C'?De)(4,5,9,13,15)(0,1,7,11,12),,,FdWXYZ=Σ+F=X?Y'+W?Z4.19對(duì)下列邏輯表達(dá)式，找出對(duì)應(yīng)2級(jí)AND-OR或OR-AND的所有靜態(tài)冒險(xiǎn)。設(shè)計(jì)無冒險(xiǎn)的電路實(shí)現(xiàn)同樣的邏輯。解：先利用表達(dá)式寫出對(duì)應(yīng)的卡諾圖（保存各項(xiàng)對(duì)應(yīng)的圈），找出靜態(tài)冒險(xiǎn)發(fā)生的變量組合條件，再針對(duì)這些條件進(jìn)行設(shè)計(jì)。a)F=W?X+W'?Y'靜態(tài)1冒險(xiǎn)：X?Y'=1無冒險(xiǎn)設(shè)計(jì)：F=W?X+W'?Y'+X?Y'c)F=W?Y+W'?Z'+X?Y'?Z靜態(tài)1冒險(xiǎn)：W'?X?Y'=1W?X?Z=1X?Y?Z'=1X'?Y?Z'=1無冒險(xiǎn)設(shè)計(jì)：F=W?X+W'?Y'+X?Y'+W'?X?Y'+W?X?Z+Y?Z'e)F=(W'+X+Y')?(X'+Z')靜態(tài)0冒險(xiǎn)：W'+Y'+Z'=0無冒險(xiǎn)設(shè)計(jì)：F=(W'+X+Y')?(X'+Z')?(W'+Y'+Z')g)F=(W+Y+Z')?(W+X'+Y+Z)?(X'+Y')?(X+Z)靜態(tài)0冒險(xiǎn)：W+Y+Z=0W+Y'+Z=0W'+Y'+Z=0W+X'+Z=0W+X'+Z'=0W+Y=0無冒險(xiǎn)設(shè)計(jì)：F=(W+Y)?(W+X')?(Y'+Z)?(X'+Y')?(X+Z)4.47滿足關(guān)系F=FD的函數(shù)稱為自對(duì)偶函數(shù)。判斷下列函數(shù)是否自對(duì)偶函數(shù)。解：分別寫出該函數(shù)及其對(duì)偶函數(shù)的卡諾圖進(jìn)行對(duì)比b)F()XYZXYZXYZXYZXYZ=Σ1,2,5,7='?'?+'??'+?'?+??,,FD=(X'+Y'+Z)?(X'+Y+Z')?(X+Y'+Z)?(X+Y+Z)2個(gè)卡諾圖不同，不是自對(duì)偶函數(shù)。c)F=X'?Y?Z'+X?Y'?Z'+X?YFD=(X'+Y+Z')?(X+Y'+Z')?(X+Y)2個(gè)卡諾圖相同，是對(duì)偶函數(shù)。4.56對(duì)于多輸出函數(shù)=Σ()XYZF,,0,1,2，=Σ()XYZG,,1,4,6，=Σ()XYZH,,0,1,2,4,6，寫出最小積之和表達(dá)式。解：利用卡諾圖進(jìn)行分析F=X'?Y'?Z+X'?Z'G=X'?Y'?Z+X?Z'H=X'?Y'?Z+X'?Z'+X?Z'第6章習(xí)題參考解答6-3畫出74x27三輸入或非門的德摩根等效符號(hào)。解：圖形如下6-10在圖X6.9電路中采用74AHCT00替換74LS00，利用表6-2的信息，確定從輸入端到輸出端的最大時(shí)間延遲。解：該圖中從輸入到輸出需要經(jīng)過6個(gè)NAND2；每個(gè)NAND2（74AHCT00）的最大時(shí)間延遲為9ns；所以從輸入端到輸出端的最大時(shí)間延遲為：54ns。6-31BUT門的可能定義是：“如果A1和B1為1，但A2或B2為0，則Y1為1；Y2的定義是對(duì)稱的?！睂懗稣嬷当聿⒄页鯞UT門輸出的最小“積之和”表達(dá)式。畫出用反相門電路實(shí)現(xiàn)該表達(dá)式的邏輯圖，假設(shè)只有未取反的輸入可用。你可以從74x00、04、10、20、30組件中選用門電路。解：真值表如下A1B1A2B2Y1Y2A1B1A2B2Y1Y2000000100000000100100100001000101000001101101101010000110010010100110110011000111010011101111100利用卡諾圖進(jìn)行化簡，可以得到最小積之和表達(dá)式為Y1=A1·B1·A2’+A1·B1·B2’Y2=A1’·A2·B2+B1’·A2·B2Y2采用74x04得到各反相器采用74x10得到3輸入與非采用74x00得到2輸入與非實(shí)現(xiàn)的邏輯圖如下：6-32做出練習(xí)題6-31定義的BUT門的CMOS門級(jí)設(shè)計(jì)，可以采用各種反相門邏輯的組合（不一定是二級(jí)“積之和”），要求使用的晶體管數(shù)目最少，寫出輸出表達(dá)式并畫出邏輯圖。解：CMOS反相門的晶體管用量為基本單元輸入端數(shù)量的2倍；對(duì)6-31的函數(shù)式進(jìn)行變換：Y1=A1?B1?A2'+A1?B1?B2'=(A1?B1)?(A2'+B2')=(A1?B1)?(A2?B2)'()()()()'Y2=A2?B2?A1'+A2?B2?B1'=A2?B2?A1'+B1'=A2?B2?A1?B1利用圈-圈邏輯設(shè)計(jì)，可以得到下列結(jié)構(gòu)：Y1=((A1?B1)'+(A2?B2)'')'Y2=((A2?B2)'+(A1?B1)'')'此結(jié)構(gòu)晶體管用量為20只（原設(shè)計(jì)中晶體管用量為40只）6-20采用一片74x138或74x139二進(jìn)制譯碼器和NAND門，實(shí)現(xiàn)下列單輸出或多數(shù)出邏輯函數(shù)。解：a)=Σ()XYZF,,2,4,7b)=Π()=Σ()ABCABCF,,,,3,4,5,6,70,1,2c)=Σ()=?Σ()ABCdABCFD,,,,,0,2,10,12'0,1,5,6d)=Σ()=Σ()+?Σ()WXYZWZXYFW,,,,,2,3,4,5,8,10,12,142'1,2e)=Σ()WXYF,,0,2,4,5=Σ()WXYG,,1,2,3,6f)=Σ()=?Σ()ABCABFC,,,2,6'1,3Σ()Σ()===?CDEDEGC,,,0,2,3'0,2,36-38假設(shè)要求設(shè)計(jì)一種新的組件：優(yōu)化的十進(jìn)制譯碼器，它只有十進(jìn)制輸入組合。與取消6個(gè)輸出的4-16譯碼器相比，怎樣使這樣的譯碼器價(jià)格降至最低？寫出價(jià)格最低譯碼器的全部10個(gè)輸出的邏輯等式。假設(shè)輸入和輸出高電平有效且沒有使能輸入。解：設(shè)輸入為:A，B，C，D，將6個(gè)輸入組合作為無關(guān)項(xiàng)以化簡其余輸出的乘積項(xiàng)，輸出函數(shù)卡諾圖如下：利用無關(guān)項(xiàng)進(jìn)行最小成本設(shè)計(jì)，可以得到下列輸出函數(shù)：Y0=A'?B'?C'?D'Y1=A'?B'?C'?DY2=B'?C?D'Y3=B'?C?DY4=B?C'?D'Y5=B?C'?DY6=B?C?D'Y7=B?C?DY8=A?D'Y9=A?D與4-16譯碼器的前10個(gè)輸出的實(shí)現(xiàn)相比，減少了10個(gè)與門輸入端，減少了20只晶體管的用量。6-43采用一片SSI器件（4xNand2）和一片74x138，實(shí)現(xiàn)下列4個(gè)邏輯函數(shù)。解：=??+??=Σ()XYZFXYZXYZ,,1'''0,7=??+??=Σ()XYZFXYZXYZ,,2'''1,6=??+??=Σ()XYZFXYZXYZ,,3'''2,5=??+??=Σ()XYZFXYZXYZ,,4'''3,46-21圖X6.21電路有什么可怕的錯(cuò)誤？提出消除這個(gè)錯(cuò)誤的方法。解：該電路中74x139兩個(gè)2-4譯碼器同時(shí)使能，會(huì)導(dǎo)致2個(gè)3態(tài)門同時(shí)導(dǎo)通，導(dǎo)致輸出邏輯電平?jīng)_突。為解決這一問題，可將使能端分開，進(jìn)行反相連接，各自使能，即可消除該錯(cuò)誤。6-63設(shè)計(jì)適合于24引腳IC封裝的3輸入，5位多路復(fù)用器，寫出真值表并畫出邏輯圖和邏輯符號(hào)。解：設(shè)數(shù)據(jù)輸入A(4..0),B(4..0),C(4..0),數(shù)據(jù)輸出Y（4..0）選擇端S1,S0則Y=S1·S0·A+S1·S0’·B+S1’·S0·C真值表：S1S0Y00d01C10B11A其中Y,A,B,C均為5位總線，S1，S2為單線，加上電源和接地，可以采用24引腳IC封裝。邏輯圖和邏輯符號(hào)如下：6-68對(duì)于圖X6.68所示CMOS電路實(shí)現(xiàn)的邏輯功能，寫出真值表并畫出邏輯圖（電路包含3.7.1節(jié)介紹的傳輸門）。解：SABZSABZ00001000001010110101110001111111Z=AS’Z=SBZ=AS’+BS為2選1多路器邏輯圖為：6-24采用奇數(shù)塊XNOR門，用圖6-70（a）的形式構(gòu)成某種校驗(yàn)電路，該電路實(shí)現(xiàn)什么功能？解：XNOR為XOR增加一個(gè)反相圈構(gòu)成；對(duì)于偶數(shù)塊的連接，利用圈到圈設(shè)計(jì)可以看到，功能與XOR的連接相同（如下圖所示）；所以，對(duì)于奇數(shù)塊連接時(shí)，輸出與對(duì)應(yīng)XOR連接電路正好相反，即得到偶校驗(yàn)電路。6-96采用3塊74x682和必要的門電路設(shè)計(jì)一個(gè)24位比較器，將2個(gè)24位的無符號(hào)數(shù)P和Q進(jìn)行比較，產(chǎn)生2位輸出表達(dá)P=Q和P>Q。解：利用3塊74x682（8位數(shù)值比較器）分別進(jìn)行高中低3個(gè)8位段的比較；將各段的PEQQ_L進(jìn)行NAND運(yùn)算，可以得到PEQQ（P=Q）；PEQQ=PEQQ1+PEQQ2+PEQQ3=(PEQQ1'+PEQQ2'+PEQQ3')'利用下式可以得到PGTQ（P>Q）：(1'(1'2')(1'2'3'))'112123PGTQPEQQPGTQPEQQPEQQPGTQPGTQPGTQPEQQPGTQPEQQPEQQPGTQ=?+?++=+?+??電路連接圖如下所示：6-97設(shè)計(jì)一個(gè)3位相等檢測器，該器件具有6個(gè)輸入端：SLOT[2..0]和GRANT[2..0]，一個(gè)低電平有效的輸出端MATCH_L。利用表6-2，6-3提供的SSI和MSI器件，設(shè)計(jì)出最短時(shí)間延遲的器件。解：采用表6-3的74FCT682，延遲時(shí)間為11ns。器件連接圖如下：7.4畫出圖7-5中所示的S-R鎖存器的輸出波形，其輸入波形如圖X7-4所示。假設(shè)輸入和輸出信號(hào)的上升和下降時(shí)間為0，或非門的傳播延遲是10ns（圖中每個(gè)時(shí)間分段是10ns）解：7.5用圖X7-5中的輸入波形重作練習(xí)題7-2。結(jié)果可能難以置信，但是這個(gè)特性在轉(zhuǎn)移時(shí)間比傳輸時(shí)間延遲短的真實(shí)器件中確實(shí)會(huì)發(fā)生。解：7.41將圖X7-41中的電路與圖7-12中的鎖存器進(jìn)行比較。請證明這兩個(gè)電路的功能是一致的。圖X7-41中的電路常用于某些商用D鎖存器中，在什么條件下該電路性能更好？解：當(dāng)C=0時(shí)，輸入端2個(gè)與非門都關(guān)斷，功能相同。當(dāng)C=1時(shí)，輸入端2個(gè)與非門等同于反相器，功能也相同。從傳輸延遲和電路代價(jià)比較：圖X7-41的優(yōu)點(diǎn)為節(jié)省一個(gè)反相器，電路代價(jià)較小，電路建立時(shí)間少一個(gè)反相器延遲，所需建立時(shí)間較短。缺點(diǎn)為下端輸入的傳輸延遲較長（與非門比反相器長）。7.6圖7-34表示出了怎樣用D觸發(fā)器和組合邏輯來構(gòu)造帶有使能端的T觸發(fā)器。請表示出如何用帶有使能端的T觸發(fā)器和組合邏輯來構(gòu)造D觸發(fā)器。解：先寫出對(duì)應(yīng)的特性表，再建立相應(yīng)組合邏輯的卡諾圖，最后寫出激勵(lì)組合邏輯的最小和表達(dá)：T=D'?Q+D?Q'7.7請示出如何使用帶有使能端的T觸發(fā)器和組合邏輯來構(gòu)造J-K觸發(fā)器。解：先寫出對(duì)應(yīng)的特性表，再建立相應(yīng)組合邏輯的卡諾圖，最后寫出激勵(lì)組合邏輯的最小和表達(dá)：T=J?Q'+K?Q7.12分析圖X7-9中的時(shí)鐘同步狀態(tài)機(jī)。寫出激勵(lì)方程，激勵(lì)/轉(zhuǎn)移表，以及狀態(tài)/輸出表(狀態(tài)Q1Q2=00~11使用狀態(tài)名A~D)。解：激勵(lì)方程D1=Q1’+Q2D2=XQ2’輸出方程Z=Q1+Q2’激勵(lì)/轉(zhuǎn)移表：現(xiàn)態(tài)和輸入為變量，激勵(lì)為函數(shù)，根據(jù)D觸發(fā)器特性方程，激勵(lì)/轉(zhuǎn)移表可表達(dá)：采用題中要求的狀態(tài)命名，狀態(tài)/輸出表為（本題為moore輸出）：7.18分析圖X7-18中的時(shí)鐘同步狀態(tài)機(jī)，寫出激勵(lì)方程，激勵(lì)/轉(zhuǎn)移表，以及狀態(tài)表(狀態(tài)Q2Q1Q0=000~111使用狀態(tài)名A~H)。解：激勵(lì)方程：D2=Q1D1=Q0D0=Q2'?Q1+Q2'?Q0'+Q2?Q1'?Q0激勵(lì)/轉(zhuǎn)移表為：采用題中要求的狀態(tài)命名，狀態(tài)表為：7.20分析圖X7-20中的時(shí)鐘同步狀態(tài)機(jī)。寫出激勵(lì)方程，激勵(lì)/轉(zhuǎn)移表，以及狀態(tài)/輸出表(狀態(tài)Q1Q2=00~11使用狀態(tài)名A~D)。解：激勵(lì)方程為T1=YT2=X'?Y?Q1輸出方程為Z=X'?Q2'激勵(lì)表為：考慮到T觸發(fā)器的特性方程為：Q*=T?Q'+T'?Q將激勵(lì)方程代入，可以得到轉(zhuǎn)移方程為：Q1*=Y?Q1'+Y'?Q1Q2*=X'?Y?Q1?Q2'+(X+Y'+Q1')?Q2轉(zhuǎn)移表為：采用題中要求的狀態(tài)命名，狀態(tài)/輸出表為：7.44畫出一個(gè)具有2個(gè)輸入INT和X以及1個(gè)Moore型輸出Z的時(shí)鐘同步狀態(tài)機(jī)的狀態(tài)圖。只要INT有效，Z就一直為0。一旦INT信號(hào)無效，Z為0且應(yīng)保持到X在連續(xù)4個(gè)時(shí)鐘觸發(fā)沿上為0011或1100，然后Z的值才變?yōu)?，并且保持到INT信號(hào)再次有效為止。要求畫出整齊的狀態(tài)平面圖（即不要有交叉線）（提示：要求狀態(tài)數(shù)不超過10）。解：7.46用D觸發(fā)器設(shè)計(jì)一個(gè)時(shí)鐘同步狀態(tài)機(jī)，它的狀態(tài)/輸出表如圖X7-46所示。使用2個(gè)狀態(tài)變量（Q1和Q2），狀態(tài)賦值為A=00，B=01，C=11，D=10。解：根據(jù)狀態(tài)賦值，可以得到轉(zhuǎn)移表如下：轉(zhuǎn)移方程：Q1*=XQ2’+X’Q1Q2’Q2*=X’+Q1’Q2+Q1Q2’Z=Q1Q2邏輯電路圖：(略)7.54重新設(shè)計(jì)表7-12中的組合鎖，按照Gray碼的順序?qū)幋a狀態(tài)進(jìn)行賦值（A~H=000，001，011，010，110，111，101，100）。將這里得到的“與-或”形式的激勵(lì)方程的成本，與課本中推得的方程進(jìn)行比較。解：按現(xiàn)在的賦值方式修改表7-12，結(jié)果為：對(duì)應(yīng)的轉(zhuǎn)移輸出表為：寫出最小的激勵(lì)方程和輸出方程，并將激勵(lì)方程與教材對(duì)比（比較輸入端數(shù)量和晶體管用量，采用NAND-NAND結(jié)構(gòu)）：D1=Q1Q2’Q3+XQ1Q2+X’Q1’Q2Q3’成本相同D2=XQ1’Q3+X’Q1Q2’Q3+X’Q1’Q2Q3’+XQ1Q2Q3’從8個(gè)輸入端增加到19個(gè)輸入端，增加22只晶體管；D3=Q1Q2+X’Q2’Q3’+X’Q1’Q3+Q1’Q2’Q3從19個(gè)輸入端減少到15個(gè)輸入端，減少8只晶體管；可以看到，本設(shè)計(jì)激勵(lì)方程的成本較大：需要多使用14只晶體管。7.55尋找一種3位的狀態(tài)賦值方式，對(duì)表7-12的組合鎖進(jìn)行重新設(shè)計(jì)，要求激勵(lì)方程的成本低于教材例子。（提示：注意在輸入序列中，輸入1-3與輸入4-6相同。）解：將狀態(tài)1-3的賦值與狀態(tài)4-6的賦值采用最高位區(qū)分，低2位采用相同的GRAY碼賦值方式，狀態(tài)7-8的賦值采用盡量減少變量變化的原則進(jìn)行，得到的賦值方式為：（A-H：000，001，011，100，101，111，110，010）按現(xiàn)在的賦值方式修改表7-12，結(jié)果為：對(duì)應(yīng)的轉(zhuǎn)移輸出表為：寫出最小的激勵(lì)方程，并將激勵(lì)方程與教材對(duì)比（比較輸入端數(shù)量和晶體管用量，采用NAND-NAND結(jié)構(gòu)）：D1=XQ2Q3+XQ1Q2+X’Q1Q3’減少1個(gè)與門輸入端（減少2只晶體管）；D2=XQ1Q2+XQ2’Q3成本相同；D3=Q1’+Q2’Q3減少12個(gè)與門輸入和3個(gè)或門輸入端（減少30只晶體管）；可以看到，本設(shè)計(jì)激勵(lì)方程的成本較?。嚎梢詼p少32只晶體管。7-49使用U1,U2和U3表達(dá)原始狀態(tài)表中未使用的3個(gè)狀態(tài)（001，010，011），針對(duì)566頁中給出的最小成本的激勵(lì)方程，做出完整的8個(gè)狀態(tài)的狀態(tài)表和狀態(tài)圖。解：利用最小成本的方程寫出轉(zhuǎn)移/輸出表如下：利用本題的狀態(tài)賦值關(guān)系，可以得到完整的狀態(tài)表如下：完整的狀態(tài)圖如下：7.52重新設(shè)計(jì)表7-12中的‘1’計(jì)數(shù)機(jī)，狀態(tài)按照二進(jìn)制計(jì)數(shù)順序賦值（S0~S3=00，01，10，11）。將這里得到的“與-或”形式的激勵(lì)方程的成本，與課本中推得的方程進(jìn)行比較。解：轉(zhuǎn)移表：XYQ1*Q2*Q1Q2000111100001110001100101101110110001001011001110D1=Q1X’Y’+Q1Q2’X’+Q1Q2’Y’+Q1’XY+Q1’Q2X+Q1’Q2YD2=Q2X’Y’+Q2’X’Y+Q2XY+Q2’XY’與采用Gray碼形式賦值得到的激勵(lì)方程比較，這里的D1需要增加2個(gè)3輸入與門，或門需從4輸入改為6輸入，成本增加，D2可保持不變。7-24修改圖7-58，一旦LEFT和RIGHT同時(shí)有效，狀態(tài)立刻回到IDLE態(tài)。寫出對(duì)應(yīng)的轉(zhuǎn)移列表。解：在狀態(tài)圖7-58中，對(duì)無條件轉(zhuǎn)移回IDLE的狀態(tài)不做改動(dòng)（L3，R3，LR3），取消IDEL狀態(tài)因?yàn)闂l件LEFT?RIGHT轉(zhuǎn)移到LR3的情況，對(duì)其余狀態(tài)，均增加一條轉(zhuǎn)移到IDLE的轉(zhuǎn)移線，轉(zhuǎn)移條件為LEFT?RIGHT。由此得到轉(zhuǎn)移列表如下（在表7-14的基礎(chǔ)上修改）：7-59有限存儲(chǔ)機(jī)的輸出由現(xiàn)在的輸入和前n個(gè)時(shí)鐘觸發(fā)時(shí)的輸入和輸出完全決定。采用有限存儲(chǔ)機(jī)方式對(duì)7.4.1節(jié)的狀態(tài)機(jī)進(jìn)行設(shè)計(jì)。解：考慮到該狀態(tài)機(jī)輸出Z=1的條件，考慮到設(shè)計(jì)moore機(jī)的要求，利用A1和A2表達(dá)前2次時(shí)鐘對(duì)應(yīng)的輸入A，Z1表達(dá)前一次時(shí)鐘的輸出，則可以設(shè)計(jì)如下：8.26只用四個(gè)T’觸發(fā)器，不用其他部件，設(shè)計(jì)一個(gè)4位行波降序計(jì)數(shù)器。解：結(jié)構(gòu)如下8.27只用四個(gè)D觸發(fā)器，不用其他部件，設(shè)計(jì)一個(gè)4位行波降序計(jì)數(shù)器。解：結(jié)構(gòu)如下8.13圖X-813所示的電路的計(jì)數(shù)順序是什么？解：電路連接分析：進(jìn)位輸出RCO與LD連接，當(dāng)進(jìn)位輸出信號(hào)有效時(shí)進(jìn)行置數(shù)。計(jì)數(shù)順序UP/DN與Q3連接，Q3為低時(shí)降序計(jì)數(shù)，Q3為高時(shí)升序計(jì)數(shù)，置數(shù)端A，B，C，D分別與QA，QB，QC，QD’連接。降序計(jì)數(shù)時(shí)，RCO在0000狀態(tài)有效；升序計(jì)數(shù)時(shí)RCO在1111狀態(tài)有效。設(shè)初始狀態(tài)為0000，此時(shí)為降序計(jì)數(shù)，RCO有效，置數(shù)端數(shù)據(jù)為1000；下一狀態(tài)：1000，變?yōu)樯蛴?jì)數(shù)，RCO無效。000010001001……….1111RCO有效，置數(shù)端數(shù)據(jù)為0111，下一狀態(tài)：0111，降序計(jì)數(shù)，RCO無效。111101110110……….0000完成一次循環(huán)?？偟挠?jì)數(shù)順序?yàn)椋?，8，9，10，11，12，13，14，15，7，6，5，4，3，2，1，08.35采用四位二進(jìn)制計(jì)數(shù)器74X163設(shè)計(jì)一個(gè)模11計(jì)數(shù)器電路，要求計(jì)數(shù)序列為4，5，。。。12，13，14，4。。。解：用NAND檢測1110（14），設(shè)置狀態(tài)0100（4）電路連接結(jié)構(gòu)如下：8.38用兩個(gè)73X163，不用其他門電路，設(shè)計(jì)一個(gè)模129的計(jì)數(shù)器。解：將2個(gè)74163級(jí)聯(lián)為模256的計(jì)數(shù)器，選取狀態(tài)10000000—10001001--……..11111111—00000000構(gòu)