電工與電子技術(shù)基礎第2版課件第10章

10.1概述

數(shù)字電子電路傳輸?shù)男盘柺敲}沖信號，它的信號是一種躍變的電壓或電流信號，且持續(xù)時間極為短暫。圖10-1所示的矩形脈沖中，A稱為脈沖幅度，tP稱為脈沖寬度，T稱為脈沖重復周期，每秒交變周數(shù)f稱為脈沖重復頻率，脈沖寬度tP與脈沖周期T之比稱為占空比。脈沖開始躍變的一邊稱為脈沖前沿，脈沖結(jié)束時躍變的一邊稱為脈沖后沿。

前沿后沿A

tpT

圖10-1矩形脈沖10.1概述數(shù)字電子電路傳輸?shù)男盘柺敲}沖110.2門電路10.2.1基本門電路1．“與”門電路

“與”門的邏輯關(guān)系是：只有當每個輸入端都有規(guī)定的信號輸入時，輸出端才有規(guī)定的信號輸出。圖10-2“與”門電路&ABY+VCC(+12V)+3V0VYRVD1VD2AB0V+3V(a)(b)10.2門電路10.2.1基本門電路圖10-22“與”邏輯關(guān)系又稱為邏輯乘，其表達式為Y=A·B=AB

“與”邏輯真值表ABY000010100111“與”邏輯關(guān)系又稱為邏輯乘，其表達式為ABY0000101032．“或”門電路

“或”門的邏輯關(guān)系是：只要幾個輸入端中有一個輸入端有規(guī)定的信號輸入時，輸出端就有規(guī)定的信號輸出。將圖10-4a是用二極管組成的“或”門電路。(b)圖10-4“或”門電路RVD1VD2–VBB(–12V)(a)≥1+3V+3VAB0V0VYYAB2．“或”門電路(b)圖10-4“或”門電路RVD1VD4

“或”邏輯關(guān)系又稱邏輯加，其表達式為Y=A+B“或”邏輯真值表

ABY000011101111“或”邏輯關(guān)系又稱邏輯加，其表達式為ABY0000111053．“非”門電路

“非”門電路是一種單端輸入、單端輸出的邏輯電路?！胺恰遍T的邏輯關(guān)系是：輸入低電平0時，輸出高電平1；輸入高電平1時，輸出低電平0?！胺恰边壿嬯P(guān)系稱邏輯“非”，其表達式為AY0110非門真值表a)1RCRb1Rb2A–VBB圖10-6“非”門電路+VCCYb)AYVTY=3．“非”門電路AY0110非門真值表a)1RCRb1Rb26（1）“與非門”電路在一個“與”門的輸出端再接一個“非”門，使“與”門的輸出反相，就組成了“與非”門。“與非”門圖形符號如圖10-8所示。和“與”門邏輯符號不同的是在電路輸出端加一個小圓圈。

“與非”門邏輯表達式為：

Y=（10-4）“與非”門邏輯關(guān)系總結(jié)為：“見0得1，全1得0”。

圖10-8“與非”門邏輯符號&A

BY（1）“與非門”電路在一個“與”門的輸出端再接一個“7(2)“或非門”電路在一個“或”門的輸出端再接一個“非”門，使“或”門的輸出反相，就組成了“或非”門?！盎蚍恰遍T圖形符號如圖10-10所示。和“與非”門邏輯符號相似在電路輸出端加一個小圓圈。

“或非”門邏輯表達式為：Y=

“或非”門邏輯關(guān)系總結(jié)為：“見1得0，全0得1”。

≥1ABY圖10-10“或非”門邏輯符號(2)“或非門”電路在一個“或”門的輸出端再接一個“非”810.2.2集電極開路門電路(OC門)

兩個TTL門的輸出端不能直接并接在一起。因當一個門輸出為高電平，另一個門輸出低電平時，就會有一個很大的電流從截止門流到導通門，不僅會使該導通門的輸出低電平抬高；且因功耗過大而損壞。為此專門設計一種輸出端可相互連接的特殊TTL門電路——集電極開路門電路。OC門可實現(xiàn)“線與”邏輯、邏輯電平的轉(zhuǎn)換及總線傳輸。

圖10-13OC門圖形符號&ABCL10.2.2集電極開路門電路(OC門)圖10-13OC9

三態(tài)輸出“與非”門電路(簡稱三態(tài)門)是在“與非”門電路的基礎上增加了控制端和控制電路而構(gòu)成的。它的輸出端除出現(xiàn)高、低電平外，還可以出現(xiàn)第三種狀態(tài)──高阻狀態(tài)。三態(tài)門最重要的一個用途是可以實現(xiàn)由一根總線輪流傳送多個不同的數(shù)據(jù)或控制信號，還可實現(xiàn)數(shù)據(jù)雙向傳送等。

a）ABC

&YYENEN&b）圖10-16TTL三態(tài)輸出“與非”門電路的圖形符號ABC

10.2.3三態(tài)輸出“與非”門電路

三態(tài)輸出“與非”門電路(簡稱三態(tài)門)是在“與非”門電1010.3組合邏輯電路

由門電路組合而成，其任何時刻的輸出僅與該時刻的輸入組合有關(guān)，而與原來輸出狀態(tài)無關(guān)的電路稱為組合邏輯電路。10.3.1編碼器

用數(shù)字、文字和符號來表示某一對象或信號的過程，稱為編碼。在數(shù)字電路中，常采用二進制編碼。二進制0和1兩個數(shù)碼，把若干個0和1按一定規(guī)律編排起來組成不同的代碼(二進制數(shù))來表示某一對象或信號。一位二進制代碼有0和1，可以表示兩個信號；兩位二進制代碼有00、01、10、11四種，可以表示四個信號；n位二進制代碼有2n種，可以表示2n信號，這種二進制編碼在電路上容易實現(xiàn)。10.3組合邏輯電路111．三位二進制(8線－3線)編碼器

集成8線-3線優(yōu)先編碼器74LS148的外引腳圖，如圖10.20所示。

151312111091681234567+VCCYEXYS

I3

I2

I1

I0

Y0

I4

I5

I6

I7

S

Y2

Y1

GND

圖10-208線-3線編碼器74LS14814

74LS1481．三位二進制(8線－3線)編碼器15131212表10-474LS148功能表注：×表示任意態(tài)

輸入輸出YS1000000000×1×××××××0×1××××××01×1×××××011×1××××0111×1×××

01111×1××011111×1×0111111×10111111111000011111100110011110101010111000000001011111111表10-474LS148功能表注：×表132.二－十進制（10線－4線）編碼器

二－十進制編碼器是將十進制的十個數(shù)碼0、1、2、3、4、5、6、7、8、9編成二進制代碼的電路。輸入0~9十個數(shù)碼，輸出對應的二進制代碼，因2n≥10，n常取4，故輸出為四位二進制代碼。這種二進制代碼又稱二－十進制代碼，簡稱BCD碼。集成10線－4線先編碼器為74LS147實現(xiàn)了這種編碼，引腳圖和邏輯符號如圖10-21a、b所示。

圖10-2110線-4線優(yōu)先編碼器74LS147

b）

a）HPRI/BCD111213123451097614123456789124815141312111091681234567+VCCY3NC

I3

I2

I1

I9

Y0

I4

I5

I6

I7

I8

Y2

Y1

GND

74LS1472.二－十進制（10線－4線）編碼器二－十進制編碼器是14邏輯功能表如表10-5所示。輸入輸出1×

××××××

×01×××××××011××××××0111×××××01111××××011111×××

0111111××01111111×0111111110111111111001111111111000011111100110011010101010邏輯功能表如表10-5所示。輸入輸出111510.3.2譯碼器與數(shù)字顯示

譯碼是將二進制代碼作為輸入信號，按其編碼時的原意轉(zhuǎn)變?yōu)閷妮敵鲂盘柣蚴M制數(shù)碼。1.二進制譯碼器

(1)二進制譯碼器是一種能把二進制代碼的各種輸入狀態(tài)變換為對應輸出信號的電路。圖10-22所示電路是二位二進制(2線－4線)譯碼器。

10.3.2譯碼器與數(shù)字顯示16狀態(tài)表，如下表所示

&A1

A0

圖10-22二位二進制（2線－4線）譯碼器

Y0

Y1

Y2

Y3

&&&11輸入輸出A1A0001101011110110110110111狀態(tài)表，如下表所示

&A1A0圖10-2217（2）集成二進制譯碼器1）三位二進制譯碼器圖10-23a、b是三位二進制(3線－8線)譯碼器74LS138的引腳圖和圖形符號。其功能如表10-7所示。

圖10-233線－8線譯碼器74LS138BIN／COT12365415141312111097

b）&0701234567G02

a）15141312111091681234567+VCCY1Y0

Y2

Y3

Y4

Y5

Y6

A0

A1

A2

SB

SC

SA

Y7

GND74LS138（2）集成二進制譯碼器圖10-233線－8線譯碼器718（3線－8線）譯碼器74LS138的功能如表10-7所示。輸入輸出SA+A2A1A0×0111111111

×00000000××00001111××00110011××0101010111011111111110111111111101111111111011111111110111111111101111111111011111111110（3線－8線）譯碼器74LS138的功能如表10-7所示。192）8421BCD碼二-十進制(4線－10線)74LS42譯碼器該譯碼器是將8421BCD碼進行譯碼的電路，當輸入信號為0000~10018421BCD碼時，輸出端~中，對應有一個輸出為0，其余為高電平1；當輸入1011~1111時，輸出端均處于無效狀態(tài)，即均懸空，即~全為高電平(自動拒絕偽碼功能)。

BCD/DEC

15141312123456791011

圖10-244線－10線譯碼器74LS42

a）

b）15141312111091681234567+VCCY1Y0

Y2

Y4

Y5

Y6

A0

A1

A2Y3

Y7

GND

Y8

Y9

A30123456789124874LS422）8421BCD碼二-十進制(4線－10線)74LS4202.十進制譯碼顯示器在數(shù)字儀表、計算機和其他數(shù)字系統(tǒng)中，常常需要把測量數(shù)據(jù)和運算結(jié)果用十進制數(shù)來顯示。這就需用譯碼顯示器把二－十進制代碼轉(zhuǎn)換成能顯示的十進制數(shù)。常用的顯示器件有半導體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼管等。這里只介紹半導體數(shù)碼管LED。它常采用磷砷化鎵做成PN結(jié)，當外加下向電壓時，就能發(fā)出清晰的光。選擇不同段的發(fā)光，可以顯示不同的字形。如當a、b、c、d、e、f、g段全發(fā)光時，顯示出8；b、c段發(fā)光時，顯示1等。發(fā)光二極管的工作電壓為1.5~3V，工作電流為幾毫安到幾十毫安，壽命很長。2.十進制譯碼顯示器21單個PN結(jié)可以封裝成一個發(fā)光二極管，如圖10-25a所示。多個發(fā)光二極管可以分段封裝成半導體數(shù)碼器，常將十進制數(shù)分成七段，如圖10-25b所示。圖10-25半導體發(fā)光管和共陰極七段數(shù)碼管++–

abcdefgabcdefga）b）單個PN結(jié)可以封裝成一個發(fā)光二極管，如圖10-25a所示。多22驅(qū)動七段半導體數(shù)碼管的集成電路有4線~7線譯碼／驅(qū)動器74LS249，其外引腳圖如圖10-26所示。圖中A3~A0為信號輸入端，a~g為信號輸出端。為試燈(各發(fā)光段)輸入控制端，為滅燈輸入控制端，為動態(tài)滅燈輸入／輸出控制端。當＝1、＝1時，根據(jù)8421BCD輸入的編碼，輸出數(shù)碼管相應的各段信號，點亮各段發(fā)光管，顯示0~9十個數(shù)。其功能如表10-8所示。

15141312111091681234567+VCCA2A1

LT

圖10-264線-7線譯碼/驅(qū)動器74LS249

A3

A0

g

f

aBI

e

GND

d

c

bBO/BI74LS249驅(qū)動七段半導體數(shù)碼管的集成電路有4線~7線譯碼／驅(qū)動器74L234線-7線譯碼／驅(qū)動器74LS249功能表輸入輸出顯示A3A2A1A0abcdefg111111111110×11××××××××××××000000000111××000001111001××000110011001××001010101011××011111111111110101101011111001111100111110011011111111100101111101011001011001010110010000110111100001111101111000123456789暗8暗暗4線-7線譯碼／驅(qū)動器74LS249功能表輸入輸24

半導體數(shù)碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法，如圖10-27a、b所示。共陰極數(shù)碼管中，當某一段接高電平時，該段發(fā)光；共陽極數(shù)碼管中，當某一段接低電平時，該段發(fā)光。因此使用哪種數(shù)碼管一定要與使用的七段譯碼顯示器相配合。

acbd圖10-27半導體數(shù)碼管兩種接法efg+VCC

abdcefg

a）

b）半導體數(shù)碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法，如2510.3.3加法器1.二進制在計數(shù)制中，通常采用十進制，它用0、1、2、3、4、56、7、8、9十個數(shù)碼來表示，并組成一個十進制數(shù)。但在數(shù)字電路中，為了與電路的兩個狀態(tài)0與1相對應，常采用二進制，它只有0和1，兩個數(shù)碼。

二進制是“逢二進一”，即1＋1＝10，其中0是20位的系數(shù)，1是21位的系數(shù)，因此可以寫作10＝1×20＋0×20，即二進制是以2為底的計數(shù)制。例如（110110）2＝1×25＋1×24＋0×23＋1×22＋1×21＋0×20＝（54）10這樣就將一個二進制數(shù)轉(zhuǎn)換為一個十進制數(shù)。10.3.3加法器26由上可見，一個二進制數(shù)可以轉(zhuǎn)換為一個十進制數(shù)，哪么一個十進制數(shù)又如何轉(zhuǎn)換為二進制數(shù)呢？它可以采用一種“除2取余”的方法求得。即將一個十進制數(shù)不斷地除2，直至余數(shù)為0，取出每次的余數(shù)，然后將最后一次的余數(shù)順序向前推到第一次的余數(shù)，排列起來組成一串二進制數(shù)，即為轉(zhuǎn)換得到的二進制數(shù)。如十進制數(shù)54可用如下方法求得它的二進制數(shù)。（54）10＝（110110）2由上可見，一個二進制數(shù)可以轉(zhuǎn)換為一個十進制數(shù)，272.全加器

在進行數(shù)據(jù)運算時，需要對多位二進制數(shù)相加，而數(shù)字電路中的運算是一位一位進行的。因此需要把某一位的A和B兩個待加數(shù)相加，還要與來自低位來的進位數(shù)CI相加，這樣才在本位得到一個和數(shù)S，并產(chǎn)生一位向高位的進位數(shù)CO。這種加法稱為“全加”，實現(xiàn)這種邏輯功能的電路稱為全加器。邏輯符號如圖10-28所示，其邏輯狀態(tài)表如表10-10所示。

圖10-28一位二進制全加器邏輯符號

S

CO

COCICI

B

A

Σ

2.全加器圖10-28一位二進制全加器邏輯符號28表10-10全加器邏輯狀態(tài)表

輸入輸出ABCISCO0000000110010100110110010101011100111111表10-10全加器邏輯狀態(tài)表輸入輸29

為提高運算速度，采用超前進位實現(xiàn)全加，74LS283四位二進制全加器就采用這種全加，其外引腳圖和邏輯符號如圖10-29a、b所示。該電路中只要分別接上四位二進制的被加數(shù)A和加數(shù)B，并接入最低位輸入數(shù)CI0，則可由不得S3、S2、S1、S0得到四位二進制數(shù)的和數(shù)，并由CO3得到向高位的進位數(shù)。

AUL76314125215114113109

圖10-29四位超前進位全加器74LS283

a）

b）15141312111091681234567+VCCB1S1

A1

B0

A0

CI0

B2

A2

S2S0

CO3

GND

S3

B3

A3CI0A0A1A2A3B0B1B2B3S0S1S2S3CO374LS283為提高運算速度，采用超前進位實現(xiàn)全加，74LS283四位3010.3.4數(shù)據(jù)選擇器在數(shù)字信號的傳送過程中，有時需要從很多個數(shù)字信號中將其中一個需要的信號挑選出來，這就要用到選擇數(shù)據(jù)的邏輯電路，叫數(shù)據(jù)選擇器。圖10-30a、b是8選1數(shù)據(jù)選擇器/多路轉(zhuǎn)換器74LS151的引腳圖和邏輯符號圖。MUX71110943211514131256

圖10-308選1數(shù)據(jù)選擇器74LS151a）b）15141312111091681234567+VCCD2D3

D1

Y

EN

D4

D5

D6D0

A2

GND

A1

A0

D707

Y0

201234567G74LS151Y

Y

10.3.4數(shù)據(jù)選擇器MUX75圖10-308選1數(shù)據(jù)318選1數(shù)據(jù)選擇器/多路轉(zhuǎn)換器其功能表如表10-11所示。A2A1A0Y100000000×00001111×00110011×010101010D0D1D2D3D4D5D6D718選1數(shù)據(jù)選擇器/多路轉(zhuǎn)換器其功能表如表10-11所示。A3210.3.5數(shù)字比較器在一些數(shù)字系統(tǒng)，特別是計算機中經(jīng)常需要比較兩個數(shù)字的大小或者是否相等。完成這一功能所設計的邏輯電路稱為數(shù)字比較器。首先讓我們看一下兩個一位數(shù)A和B相比較的情況。這時有三種結(jié)果。(1)A>B：只有當A=1、B=0時，語句A>B才為真(即AB=1)，可用與門來實現(xiàn)。(2)A<B：只有當A=0、B=1時，語句A<B才為真(即AB=1)，也可用與門來實現(xiàn)。(3)A=B：只有當A=B=0或A=B=1時，A=B才為真(即A=B=1)，所以可用同或門或者異或非門來實現(xiàn)。10.3.5數(shù)字比較器33

如果要比較兩個多位二進制數(shù)A和B，則必須自高向低逐位比較。下面我們討論四位數(shù)字比較器74LS85，其引腳圖和邏輯符號圖如圖10-31所示。

03A>BA=BA<B03圖10-31四位數(shù)值比較器74LS85的外引腳和邏輯符號COMP10121315432911141b)a)15141312111091681234567+VCCB3

A>B

B2

A2

B0

GND

A0

B1

A1

A3

A<B

A=B

PA=B

PA>B

PA<B74LS85567PA>B

PA=B

PA<B

AB001515如果要比較兩個多位二進制數(shù)A和B，則必須自高向低逐位比較34四位數(shù)字比較器74LS85簡化真值表。比較輸入級聯(lián)輸入輸出A3B3A2B2A1B1A0B0A>BA<BA=BPA>BPA<BPA=B1001

A3=B3A3=B3A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3

A3=B3×

××

×1001A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2

A2=B2×

××

××

××

×1001A1=B1A1=B1

A1=B1

A1=B1

A1=B1×

××

××

××

××

××

×1001A0=B0

A0=B0

A0=B0××××××××100××××××××010××××××××001101010101000101010101000000000001四位數(shù)字比較器74LS85簡化真值表。比較輸入級聯(lián)3510.1概述

數(shù)字電子電路傳輸?shù)男盘柺敲}沖信號，它的信號是一種躍變的電壓或電流信號，且持續(xù)時間極為短暫。圖10-1所示的矩形脈沖中，A稱為脈沖幅度，tP稱為脈沖寬度，T稱為脈沖重復周期，每秒交變周數(shù)f稱為脈沖重復頻率，脈沖寬度tP與脈沖周期T之比稱為占空比。脈沖開始躍變的一邊稱為脈沖前沿，脈沖結(jié)束時躍變的一邊稱為脈沖后沿。

前沿后沿A

tpT

圖10-1矩形脈沖10.1概述數(shù)字電子電路傳輸?shù)男盘柺敲}沖3610.2門電路10.2.1基本門電路1．“與”門電路

“與”門的邏輯關(guān)系是：只有當每個輸入端都有規(guī)定的信號輸入時，輸出端才有規(guī)定的信號輸出。圖10-2“與”門電路&ABY+VCC(+12V)+3V0VYRVD1VD2AB0V+3V(a)(b)10.2門電路10.2.1基本門電路圖10-237“與”邏輯關(guān)系又稱為邏輯乘，其表達式為Y=A·B=AB

“與”邏輯真值表ABY000010100111“與”邏輯關(guān)系又稱為邏輯乘，其表達式為ABY00001010382．“或”門電路

“或”門的邏輯關(guān)系是：只要幾個輸入端中有一個輸入端有規(guī)定的信號輸入時，輸出端就有規(guī)定的信號輸出。將圖10-4a是用二極管組成的“或”門電路。(b)圖10-4“或”門電路RVD1VD2–VBB(–12V)(a)≥1+3V+3VAB0V0VYYAB2．“或”門電路(b)圖10-4“或”門電路RVD1VD39

“或”邏輯關(guān)系又稱邏輯加，其表達式為Y=A+B“或”邏輯真值表

ABY000011101111“或”邏輯關(guān)系又稱邏輯加，其表達式為ABY00001110403．“非”門電路

“非”門電路是一種單端輸入、單端輸出的邏輯電路。“非”門的邏輯關(guān)系是：輸入低電平0時，輸出高電平1；輸入高電平1時，輸出低電平0?！胺恰边壿嬯P(guān)系稱邏輯“非”，其表達式為AY0110非門真值表a)1RCRb1Rb2A–VBB圖10-6“非”門電路+VCCYb)AYVTY=3．“非”門電路AY0110非門真值表a)1RCRb1Rb241（1）“與非門”電路在一個“與”門的輸出端再接一個“非”門，使“與”門的輸出反相，就組成了“與非”門?！芭c非”門圖形符號如圖10-8所示。和“與”門邏輯符號不同的是在電路輸出端加一個小圓圈。

“與非”門邏輯表達式為：

Y=（10-4）“與非”門邏輯關(guān)系總結(jié)為：“見0得1，全1得0”。

圖10-8“與非”門邏輯符號&A

BY（1）“與非門”電路在一個“與”門的輸出端再接一個“42(2)“或非門”電路在一個“或”門的輸出端再接一個“非”門，使“或”門的輸出反相，就組成了“或非”門?！盎蚍恰遍T圖形符號如圖10-10所示。和“與非”門邏輯符號相似在電路輸出端加一個小圓圈。

“或非”門邏輯表達式為：Y=

“或非”門邏輯關(guān)系總結(jié)為：“見1得0，全0得1”。

≥1ABY圖10-10“或非”門邏輯符號(2)“或非門”電路在一個“或”門的輸出端再接一個“非”4310.2.2集電極開路門電路(OC門)

兩個TTL門的輸出端不能直接并接在一起。因當一個門輸出為高電平，另一個門輸出低電平時，就會有一個很大的電流從截止門流到導通門，不僅會使該導通門的輸出低電平抬高；且因功耗過大而損壞。為此專門設計一種輸出端可相互連接的特殊TTL門電路——集電極開路門電路。OC門可實現(xiàn)“線與”邏輯、邏輯電平的轉(zhuǎn)換及總線傳輸。

圖10-13OC門圖形符號&ABCL10.2.2集電極開路門電路(OC門)圖10-13OC44

三態(tài)輸出“與非”門電路(簡稱三態(tài)門)是在“與非”門電路的基礎上增加了控制端和控制電路而構(gòu)成的。它的輸出端除出現(xiàn)高、低電平外，還可以出現(xiàn)第三種狀態(tài)──高阻狀態(tài)。三態(tài)門最重要的一個用途是可以實現(xiàn)由一根總線輪流傳送多個不同的數(shù)據(jù)或控制信號，還可實現(xiàn)數(shù)據(jù)雙向傳送等。

a）ABC

&YYENEN&b）圖10-16TTL三態(tài)輸出“與非”門電路的圖形符號ABC

10.2.3三態(tài)輸出“與非”門電路

三態(tài)輸出“與非”門電路(簡稱三態(tài)門)是在“與非”門電4510.3組合邏輯電路

由門電路組合而成，其任何時刻的輸出僅與該時刻的輸入組合有關(guān)，而與原來輸出狀態(tài)無關(guān)的電路稱為組合邏輯電路。10.3.1編碼器

用數(shù)字、文字和符號來表示某一對象或信號的過程，稱為編碼。在數(shù)字電路中，常采用二進制編碼。二進制0和1兩個數(shù)碼，把若干個0和1按一定規(guī)律編排起來組成不同的代碼(二進制數(shù))來表示某一對象或信號。一位二進制代碼有0和1，可以表示兩個信號；兩位二進制代碼有00、01、10、11四種，可以表示四個信號；n位二進制代碼有2n種，可以表示2n信號，這種二進制編碼在電路上容易實現(xiàn)。10.3組合邏輯電路461．三位二進制(8線－3線)編碼器

集成8線-3線優(yōu)先編碼器74LS148的外引腳圖，如圖10.20所示。

151312111091681234567+VCCYEXYS

I3

I2

I1

I0

Y0

I4

I5

I6

I7

S

Y2

Y1

GND

圖10-208線-3線編碼器74LS14814

74LS1481．三位二進制(8線－3線)編碼器15131247表10-474LS148功能表注：×表示任意態(tài)

輸入輸出YS1000000000×1×××××××0×1××××××01×1×××××011×1××××0111×1×××

01111×1××011111×1×0111111×10111111111000011111100110011110101010111000000001011111111表10-474LS148功能表注：×表482.二－十進制（10線－4線）編碼器

二－十進制編碼器是將十進制的十個數(shù)碼0、1、2、3、4、5、6、7、8、9編成二進制代碼的電路。輸入0~9十個數(shù)碼，輸出對應的二進制代碼，因2n≥10，n常取4，故輸出為四位二進制代碼。這種二進制代碼又稱二－十進制代碼，簡稱BCD碼。集成10線－4線先編碼器為74LS147實現(xiàn)了這種編碼，引腳圖和邏輯符號如圖10-21a、b所示。

圖10-2110線-4線優(yōu)先編碼器74LS147

b）

a）HPRI/BCD111213123451097614123456789124815141312111091681234567+VCCY3NC

I3

I2

I1

I9

Y0

I4

I5

I6

I7

I8

Y2

Y1

GND

74LS1472.二－十進制（10線－4線）編碼器二－十進制編碼器是49邏輯功能表如表10-5所示。輸入輸出1×

××××××

×01×××××××011××××××0111×××××01111××××011111×××

0111111××01111111×0111111110111111111001111111111000011111100110011010101010邏輯功能表如表10-5所示。輸入輸出115010.3.2譯碼器與數(shù)字顯示

譯碼是將二進制代碼作為輸入信號，按其編碼時的原意轉(zhuǎn)變?yōu)閷妮敵鲂盘柣蚴M制數(shù)碼。1.二進制譯碼器

(1)二進制譯碼器是一種能把二進制代碼的各種輸入狀態(tài)變換為對應輸出信號的電路。圖10-22所示電路是二位二進制(2線－4線)譯碼器。

10.3.2譯碼器與數(shù)字顯示51狀態(tài)表，如下表所示

&A1

A0

圖10-22二位二進制（2線－4線）譯碼器

Y0

Y1

Y2

Y3

&&&11輸入輸出A1A0001101011110110110110111狀態(tài)表，如下表所示

&A1A0圖10-2252（2）集成二進制譯碼器1）三位二進制譯碼器圖10-23a、b是三位二進制(3線－8線)譯碼器74LS138的引腳圖和圖形符號。其功能如表10-7所示。

圖10-233線－8線譯碼器74LS138BIN／COT12365415141312111097

b）&0701234567G02

a）15141312111091681234567+VCCY1Y0

Y2

Y3

Y4

Y5

Y6

A0

A1

A2

SB

SC

SA

Y7

GND74LS138（2）集成二進制譯碼器圖10-233線－8線譯碼器753（3線－8線）譯碼器74LS138的功能如表10-7所示。輸入輸出SA+A2A1A0×0111111111

×00000000××00001111××00110011××0101010111011111111110111111111101111111111011111111110111111111101111111111011111111110（3線－8線）譯碼器74LS138的功能如表10-7所示。542）8421BCD碼二-十進制(4線－10線)74LS42譯碼器該譯碼器是將8421BCD碼進行譯碼的電路，當輸入信號為0000~10018421BCD碼時，輸出端~中，對應有一個輸出為0，其余為高電平1；當輸入1011~1111時，輸出端均處于無效狀態(tài)，即均懸空，即~全為高電平(自動拒絕偽碼功能)。

BCD/DEC

15141312123456791011

圖10-244線－10線譯碼器74LS42

a）

b）15141312111091681234567+VCCY1Y0

Y2

Y4

Y5

Y6

A0

A1

A2Y3

Y7

GND

Y8

Y9

A30123456789124874LS422）8421BCD碼二-十進制(4線－10線)74LS4552.十進制譯碼顯示器在數(shù)字儀表、計算機和其他數(shù)字系統(tǒng)中，常常需要把測量數(shù)據(jù)和運算結(jié)果用十進制數(shù)來顯示。這就需用譯碼顯示器把二－十進制代碼轉(zhuǎn)換成能顯示的十進制數(shù)。常用的顯示器件有半導體數(shù)碼管、液晶數(shù)碼管和熒光數(shù)碼管等。這里只介紹半導體數(shù)碼管LED。它常采用磷砷化鎵做成PN結(jié)，當外加下向電壓時，就能發(fā)出清晰的光。選擇不同段的發(fā)光，可以顯示不同的字形。如當a、b、c、d、e、f、g段全發(fā)光時，顯示出8；b、c段發(fā)光時，顯示1等。發(fā)光二極管的工作電壓為1.5~3V，工作電流為幾毫安到幾十毫安，壽命很長。2.十進制譯碼顯示器56單個PN結(jié)可以封裝成一個發(fā)光二極管，如圖10-25a所示。多個發(fā)光二極管可以分段封裝成半導體數(shù)碼器，常將十進制數(shù)分成七段，如圖10-25b所示。圖10-25半導體發(fā)光管和共陰極七段數(shù)碼管++–

abcdefgabcdefga）b）單個PN結(jié)可以封裝成一個發(fā)光二極管，如圖10-25a所示。多57驅(qū)動七段半導體數(shù)碼管的集成電路有4線~7線譯碼／驅(qū)動器74LS249，其外引腳圖如圖10-26所示。圖中A3~A0為信號輸入端，a~g為信號輸出端。為試燈(各發(fā)光段)輸入控制端，為滅燈輸入控制端，為動態(tài)滅燈輸入／輸出控制端。當＝1、＝1時，根據(jù)8421BCD輸入的編碼，輸出數(shù)碼管相應的各段信號，點亮各段發(fā)光管，顯示0~9十個數(shù)。其功能如表10-8所示。

15141312111091681234567+VCCA2A1

LT

圖10-264線-7線譯碼/驅(qū)動器74LS249

A3

A0

g

f

aBI

e

GND

d

c

bBO/BI74LS249驅(qū)動七段半導體數(shù)碼管的集成電路有4線~7線譯碼／驅(qū)動器74L584線-7線譯碼／驅(qū)動器74LS249功能表輸入輸出顯示A3A2A1A0abcdefg111111111110×11××××××××××××000000000111××000001111001××000110011001××001010101011××011111111111110101101011111001111100111110011011111111100101111101011001011001010110010000110111100001111101111000123456789暗8暗暗4線-7線譯碼／驅(qū)動器74LS249功能表輸入輸59

半導體數(shù)碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法，如圖10-27a、b所示。共陰極數(shù)碼管中，當某一段接高電平時，該段發(fā)光；共陽極數(shù)碼管中，當某一段接低電平時，該段發(fā)光。因此使用哪種數(shù)碼管一定要與使用的七段譯碼顯示器相配合。

acbd圖10-27半導體數(shù)碼管兩種接法efg+VCC

abdcefg

a）

b）半導體數(shù)碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法，如6010.3.3加法器1.二進制在計數(shù)制中，通常采用十進制，它用0、1、2、3、4、56、7、8、9十個數(shù)碼來表示，并組成一個十進制數(shù)。但在數(shù)字電路中，為了與電路的兩個狀態(tài)0與1相對應，常采用二進制，它只有0和1，兩個數(shù)碼。

二進制是“逢二進一”，即1＋1＝10，其中0是20位的系數(shù)，1是21位的系數(shù)，因此可以寫作10＝1×20＋0×20，即二進制是以2為底的計數(shù)制。例如（110110）2＝1×25＋1×24＋0×23＋1×22＋1×21＋0×20＝（54）10這樣就將一個二進制數(shù)轉(zhuǎn)換為一個十進制數(shù)。10.3.3加法器61由上可見，一個二進制數(shù)可以轉(zhuǎn)換為一個十進制數(shù)，哪么一個十進制數(shù)又如何轉(zhuǎn)換為二進制數(shù)呢？它可以采用一種“除2取余”的方法求得。即將一個十進制數(shù)不斷地除2，直至余數(shù)為0，取出每次的余數(shù)，然后將最后一次的余數(shù)順序向前推到第一次的余數(shù)，排列起來組成一串二進制數(shù)，即為轉(zhuǎn)換得到的二進制數(shù)。如十進制數(shù)54可用如下方法求得它的二進制數(shù)。（54）10＝（110110）2由上可見，一個二進制數(shù)可以轉(zhuǎn)換為一個十進制數(shù)，622.全加器

在進行數(shù)據(jù)運算時，需要對多位二進制數(shù)相加，而數(shù)字電路中的運算是一位一位進行的。因此需要把某一位的A和B兩個待加數(shù)相加，還要與來自低位來的進位數(shù)CI相加，這樣才在本位得到一個和數(shù)S，并產(chǎn)生一位向高位的進位數(shù)CO。這種加法稱為“全加”，實現(xiàn)這種邏輯功能的電路稱為全加器。邏輯符號如圖10-28所示，其邏輯狀態(tài)表如表10-10所示。

圖10-28一位二進制全加器邏輯符號

S

CO

COCICI

B

A

Σ

2.全加器圖10-28一位二進制全加器邏輯符號63表10-10全加器邏輯狀態(tài)表

輸入輸出ABCISCO0000000110010100110110010101011100111111表10-10全加器邏輯狀態(tài)表輸入輸64

為提高運算速度，采用超前進位實現(xiàn)全加，74LS283四位二進制全加器就采用這種全加，其外引腳圖和邏輯符號如圖10-29a、b所示。該電路中只要分別接上四位二進制的被加數(shù)A和加數(shù)B，并接入最低位輸入數(shù)CI0，則可由不得S3、S2、S1、S0得到四位二進制數(shù)的和數(shù)，并由CO3得到向高位的進位數(shù)。

AUL76314125215114113109

圖10-29四位超前進位全加器74LS283

a）

b）15141312111091681234567+VCCB1S1

A1

B0