數(shù)電復(fù)試-考研復(fù)習(xí)3、組合電路分析與設(shè)計(jì)

1數(shù)字電路主要內(nèi)容：1、數(shù)制與編碼2、邏輯代數(shù)3、組合電路的分析與設(shè)計(jì)4、時(shí)序電路的分析與設(shè)計(jì)2時(shí)序邏輯電路的分析與設(shè)計(jì)重點(diǎn)學(xué)習(xí)掌握：1）鎖存器、觸發(fā)器的區(qū)別；2）S-R型、D型、J-K型、T型觸發(fā)器的時(shí)序特性，功能表，特征方程表達(dá)式，不同觸發(fā)器之間的相互轉(zhuǎn)換；

3）觸發(fā)器異步控制端的作用；4）時(shí)鐘同步狀態(tài)機(jī)的模型圖，狀態(tài)機(jī)類(lèi)型及基本分析方法和步驟，使用狀態(tài)圖表示狀態(tài)機(jī)狀態(tài)轉(zhuǎn)換關(guān)系；

5）時(shí)鐘同步狀態(tài)機(jī)的設(shè)計(jì)：狀態(tài)轉(zhuǎn)換過(guò)程的建立，狀態(tài)的化簡(jiǎn)與編碼賦值、未用狀態(tài)的處理——風(fēng)險(xiǎn)最小方案和成本最小方案、使用狀態(tài)轉(zhuǎn)換表的設(shè)計(jì)方法、使用狀態(tài)圖的設(shè)計(jì)方法。3時(shí)序邏輯電路的分析與設(shè)計(jì)重點(diǎn)學(xué)習(xí)掌握：學(xué)習(xí)利用基本的邏輯門(mén)、時(shí)序元件作為設(shè)計(jì)的基本元素完成規(guī)定的時(shí)鐘同步狀態(tài)機(jī)電路的設(shè)計(jì)任務(wù)：計(jì)數(shù)器、移位寄存器、序列檢測(cè)電路和序列發(fā)生器的設(shè)計(jì)；學(xué)習(xí)利用基本的邏輯門(mén)和已有的中規(guī)模集成電路（MSI）時(shí)序功能器件作為設(shè)計(jì)的基本元素完成更為復(fù)雜的時(shí)序邏輯電路設(shè)計(jì)的方法。雙穩(wěn)態(tài)電路Q(chēng)11

Q_L0Q電路有兩種穩(wěn)定狀態(tài)：Q=1(1態(tài))和Q=0(0態(tài))——

雙穩(wěn)電路（bistable）只要一接電源，電路就隨機(jī)出現(xiàn)兩種狀態(tài)中的一種，并 地保持這一狀態(tài)。00

Q_L0

114都具有 功能，是大多數(shù)時(shí)序電路的基本構(gòu)件鎖存器（Latch）無(wú)使能端時(shí)，根據(jù)輸入，直接改變其輸出有使能端時(shí)，在使能信號(hào)的有效電平之內(nèi)都可根據(jù)輸入直接改變其輸出狀態(tài)觸發(fā)器（Flip-Flop，F(xiàn)/F）只在時(shí)鐘信號(hào)的有效邊沿改變其輸出狀態(tài)鎖存器與觸發(fā)器鎖存器和觸發(fā)器——電平有效和邊沿有效的區(qū)別鎖存器和觸發(fā)器之間的基本區(qū)別在于：他們從一個(gè)狀態(tài)變?yōu)榱硪粋€(gè)狀態(tài)的方式不同。觸發(fā)器在特定時(shí)段內(nèi)對(duì)輸入進(jìn)行采樣，并只在時(shí)鐘信號(hào)所確定的時(shí)刻改變其輸出。鎖存器則不斷監(jiān)測(cè)其所有的輸入，在任何時(shí)刻輸出都可能發(fā)生變化。鎖存器與觸發(fā)器按照邏輯功能的不同特點(diǎn)，通常可分為S-R觸發(fā)器（鎖存器）D觸發(fā)器（鎖存器）J-K觸發(fā)器T觸發(fā)器鎖存器與觸發(fā)器S-R觸發(fā)器（鎖存器）SCRQQ時(shí)鐘S-R鎖存器SRQ00維持01清010置1110功能表SRQ00維持01清010置1111功能表SL

RLQ11維持10清001置1001基本S-R鎖存器S

QR

Q（或非門(mén)）S

QR

Q（與非門(mén)）S-R觸發(fā)器（鎖存器）0

0S

R維持功能表0

0

1

00

10

0

10

1

1

00

1

11

0

01

0

11

1

01

1

1特征方程Q*

=

S+

R’·QS·R=0（約束條件）S

R0

01

10

00*狀態(tài)轉(zhuǎn)移真值表11ddJ-K觸發(fā)器狀態(tài)轉(zhuǎn)移真值表清0置1J

K*0

00

00

10

11

01

01

11

10101010101

維持001110

翻轉(zhuǎn)000111100100

01

11

10QnJKQ*特征方程Q*

=

J·Q’

+

K’·QJ-K觸發(fā)器JKQ*00維持01清010置111翻轉(zhuǎn)功能表特征方程Q*

=

J·Q’

+

K’·QD觸發(fā)器和D鎖存器特征方程：Q*=DD觸發(fā)器和D鎖存器13T觸發(fā)器TQ*0保持1翻轉(zhuǎn)功能表T觸發(fā)器的特征方程為Q*=

T·Q’

+T’·Q時(shí)序邏輯電路的分析與設(shè)計(jì)例：根據(jù)電路完成時(shí)序圖：RD15RD：異步復(fù)位端時(shí)序邏輯電路的分析與設(shè)計(jì)對(duì)于圖示電路，其輸出Z為（）。a)Q(t)c)Q(t+1)b)

x(t)Q(t)d)

x(t)D

QxCLKZ16狀態(tài)圖與狀態(tài)表的相互轉(zhuǎn)換；例：列出對(duì)應(yīng)的狀態(tài)表（圖中未標(biāo)出輸入條件的表示狀態(tài)不改變）時(shí)序邏輯電路的分析與設(shè)計(jì)1718例：已知狀態(tài)表，試作出相應(yīng)的狀態(tài)圖；設(shè)電路的初始狀態(tài)為A，當(dāng)輸入X=010111000（自左向右輸入）時(shí)，電路輸出Z的序列。SX01AB,0D,1BC,0B,1CB,1A,0DB,0C,0S*,Z時(shí)序邏輯電路的分析與設(shè)計(jì)時(shí)序邏輯電路的分析與設(shè)計(jì)設(shè)下圖中觸發(fā)器的初態(tài)均為0，完成波形圖。19時(shí)序邏輯電路的分析與設(shè)計(jì)例：試畫(huà)出下圖電路在時(shí)鐘CLK的作用下的輸出電壓波形。（假設(shè)輸出的初始值均為0）Q1

Q2

Q3CLKCLKQ1Q2Q320時(shí)鐘同步狀態(tài)機(jī)結(jié)構(gòu)下一狀態(tài)邏輯F狀態(tài)器時(shí)鐘輸出邏輯G輸入輸出時(shí)鐘信號(hào)激勵(lì)當(dāng)前狀態(tài)下一狀態(tài)：F（當(dāng)前狀態(tài)，輸入）輸出：G（當(dāng)前狀態(tài)，輸入）組合電路狀態(tài)器：由激勵(lì)信號(hào)得到下一狀態(tài)激勵(lì)方程驅(qū)動(dòng)方程輸出方程轉(zhuǎn)移方程Moore機(jī)Mealy機(jī)2122時(shí)鐘同步狀態(tài)機(jī)分析基本步驟：確定下一狀態(tài)函數(shù)F

和輸出函數(shù)G將F代入觸發(fā)器的特征方程得到下一狀態(tài)Q*利用Q*、G構(gòu)造狀態(tài)/輸出表畫(huà)出狀態(tài)圖、波形圖（可選）描述電路功能時(shí)鐘同步狀態(tài)機(jī)分析分析下圖中的時(shí)鐘同步狀態(tài)機(jī)。1、寫(xiě)出激勵(lì)方程、輸出方程、轉(zhuǎn)移表，以及狀態(tài)/輸出表（狀態(tài)Q1Q2=00~11使用狀態(tài)名A~D）。2、假設(shè)機(jī)器的起始狀態(tài)為00，請(qǐng)寫(xiě)出當(dāng)輸入X=110010001時(shí)的輸出序列Z。23試分析下圖所示電路的邏輯功能。求出電路的激勵(lì)方程，輸出方程；建立轉(zhuǎn)換/輸出表和狀態(tài)/輸出表，用S0,S1,S2,S3表示Q2Q1=00,01,10,11。2425用D觸發(fā)器設(shè)計(jì)一個(gè)時(shí)鐘同步狀態(tài)機(jī)，它的狀態(tài)/輸出表如下表所示。使用兩個(gè)狀態(tài)變量（Q1和Q2），狀態(tài)賦值為A=00，B=11，C=10，D=01。寫(xiě)出轉(zhuǎn)換表、激勵(lì)方程式和輸出方程式，畫(huà)出電路圖。SX01AB，1C，0BD，0A，0CB，1C，1DD，1A，0S*，Z時(shí)鐘同步狀態(tài)機(jī)設(shè)計(jì)計(jì)數(shù)器狀態(tài)圖中包含有一個(gè)循環(huán)的任何時(shí)鐘時(shí)序電路模（modulus）：循環(huán)中的狀態(tài)個(gè)數(shù)模m計(jì)數(shù)器（又稱(chēng)m分頻計(jì)數(shù)器）n位二進(jìn)制計(jì)數(shù)器？？S126S2S3S5S4ENENENENENENEN’EN’EN’EN’SmENEN’EN’例：在某計(jì)數(shù)器的輸出端觀察到下圖所示的波形，試確定該計(jì)數(shù)器的模。27某自然二進(jìn)制加法計(jì)數(shù)器，其模為16，初始狀態(tài)為0000，則經(jīng)過(guò)2008個(gè)有效計(jì)數(shù)脈沖后，計(jì)數(shù)器的狀態(tài)為（(a)

0110）。(b)

0111 (c)

1000

(d)1001計(jì)數(shù)器計(jì)數(shù)器的設(shè)計(jì)用觸發(fā)器構(gòu)造；試用正邊沿觸發(fā)D觸發(fā)器及門(mén)電路設(shè)計(jì)一個(gè)3位碼計(jì)數(shù)器。一個(gè)狀態(tài)轉(zhuǎn)換為024130的模5同步計(jì)數(shù)器用JK觸發(fā)器設(shè)計(jì)一個(gè)同步計(jì)數(shù)器電路。X=0時(shí)為

M=5的加法計(jì)數(shù)器，狀態(tài)為0，1，2，3，4。當(dāng)X=1時(shí)為M=5的減法計(jì)數(shù)器，狀態(tài)為7，6，5，4，3。計(jì)數(shù)器284位二進(jìn)制計(jì)數(shù)器74x16374x163的功能表CLKCLR_LLD_LENP

ENT工作狀態(tài)011110111

0

1

01

1同步清零同步置數(shù)保持保持,RCO計(jì)數(shù)=0RCO QA

QB

QCQD

ENT74x161異步清零2）用計(jì)數(shù)器實(shí)現(xiàn)。計(jì)數(shù)器29同步清零和異步清零74x163（同步清零）74x161（異步清零）3031模10計(jì)數(shù)器322）用計(jì)數(shù)器實(shí)現(xiàn)。1.用74x163和必要的門(mén)電路設(shè)計(jì)一BCD余三碼計(jì)數(shù)器。2.

設(shè)用74x161設(shè)計(jì)循環(huán)順序?yàn)?，1，2，3，4，5，10，11，12，13，14，15，0，1，…的模為12的計(jì)數(shù)電路。自啟動(dòng)性思考：若改為設(shè)計(jì)循環(huán)順序?yàn)?，1，2，3，4，5，10，11，12，13，0，1，…的模為10的計(jì)數(shù)電路呢？計(jì)數(shù)器33計(jì)數(shù)器利用74X163和必要的門(mén)電路設(shè)計(jì)一模14計(jì)數(shù)器，計(jì)數(shù)序列為：1、2、3、4、5、6、7、8、9、10、11、12、13、15、1、2…..。完成設(shè)計(jì)并畫(huà)出電路。34例：下圖是可變進(jìn)制計(jì)數(shù)器。其中的74x161為異步清零，同步計(jì)數(shù)的十六進(jìn)制計(jì)數(shù)器。寫(xiě)出Y的表達(dá)式；試分析當(dāng)控制變量A為1和0時(shí)電路各為幾進(jìn)制計(jì)數(shù)器，寫(xiě)出計(jì)數(shù)順序。計(jì)數(shù)器35分析下面電路的模為多少？CLKCLRLDENPENTQAQBQCQDRCO74x16301+5VCLOCK36模12計(jì)數(shù)器QD：12分頻占空比50％移位寄存器計(jì)數(shù)器D0

=

F

(

Q0

,

Q1

,

…

,

Qn-1

)反饋邏輯D

QCLK

QD

QCLK

QD

QCLK

QD

QCLK

QCLK37FF0FF1FF2FF3一般結(jié)構(gòu)：38用移位寄存器實(shí)現(xiàn)。環(huán)形、扭環(huán)形。要實(shí)現(xiàn)一個(gè)模為8的計(jì)數(shù)器，至少需要（）個(gè)觸發(fā)器；若用環(huán)形計(jì)數(shù)器實(shí)現(xiàn)，需要（

）位移位寄存器，或用（

）位移位寄存器構(gòu)成的扭環(huán)形計(jì)數(shù)器實(shí)現(xiàn)。n個(gè)觸發(fā)器構(gòu)成的最大長(zhǎng)度線(xiàn)性移位寄存器型計(jì)數(shù)器（LFSR），其計(jì)數(shù)長(zhǎng)度為（

）。4位扭環(huán)形計(jì)數(shù)器（初始狀態(tài)為0000）的輸入端時(shí)鐘頻率為16kHz，其輸出端信號(hào)的頻率為

( )，占空比為( )。計(jì)數(shù)器例：用2片74x74（含4個(gè)D觸發(fā)器）設(shè)計(jì)以下電路：1）異步二進(jìn)制加法計(jì)數(shù)器；計(jì)數(shù)器39序列檢測(cè)器：，不試畫(huà)出1101序列檢測(cè)器的狀態(tài)圖或狀態(tài)表。（可可

）設(shè)計(jì)一個(gè)同步時(shí)序電路，該電路具有一個(gè)輸入和一個(gè)輸出。每輸入4位碼后，電路返回到初始狀態(tài)；在這4位輸入碼中，當(dāng)且僅當(dāng)其為1100時(shí)，輸出為1，否則，輸出為0。試擬出

原始狀態(tài)表。（8421BCD碼檢測(cè)器？）設(shè)計(jì)一個(gè)序列檢測(cè)器，完成下面功能：當(dāng)連續(xù)輸入的5位數(shù)據(jù)中前3位為101，且包含1的個(gè)數(shù)大于等于3時(shí)，輸出為1；否則輸出為0。試寫(xiě)出Mealy型最簡(jiǎn)狀態(tài)轉(zhuǎn)換圖（表）。4041序列檢測(cè)器：例：設(shè)計(jì)一個(gè)同步時(shí)序電路，該電路具有兩個(gè)輸入

X、Y和一個(gè)輸出Z。在連續(xù)兩個(gè)或兩個(gè)以上的時(shí)鐘脈沖作用期間，若輸入X、Y保持不變并且取值相異時(shí)，輸出Z=1；否則，輸出Z=0。試列出原始狀態(tài)表和最簡(jiǎn)狀態(tài)表。利用D觸發(fā)器構(gòu)成移位寄存器，加上必要門(mén)電路設(shè)計(jì)一個(gè)序列信號(hào)檢測(cè)電路，該電路有一個(gè)串行數(shù)據(jù)輸入端和一個(gè)檢測(cè)輸出端；每當(dāng)接收到“11100”數(shù)據(jù)串時(shí)，輸出高電平，否則輸出低電平；畫(huà)出電路連接圖。42序列發(fā)生器——用于產(chǎn)生一組特定的串行數(shù)字信號(hào)計(jì)數(shù)器+組合電路反饋移位寄存器例：用一片74X163和一片74X151及一個(gè)邏輯門(mén)電路設(shè)計(jì)1001011序列發(fā)生器。例：試用74x161、74x151及少量與非門(mén)實(shí)現(xiàn)如下功能：當(dāng)S=0時(shí)，產(chǎn)生序列1011010；當(dāng)S=1時(shí)，產(chǎn)生序列11101010。43序列發(fā)生器例：利用盡量少的D觸發(fā)器連接成移位寄存器，設(shè)計(jì)必要的反饋組合電路構(gòu)成一個(gè)序列信號(hào)發(fā)生器，該電路能夠循環(huán)輸出“1110010”的數(shù)據(jù)串；要求采用最小風(fēng)險(xiǎn)設(shè)計(jì)。若序列為“1101011”呢？例：利用通用移位寄存器74×194和多路復(fù)用器

74×151及合適的非門(mén)實(shí)現(xiàn)0111010001序列發(fā)生器。（注意：74X194的4個(gè)輸出端都能輸出該序列，必須畫(huà)邏輯圖）44列出下圖中的狀態(tài)圖的所有二義性（提示：找出未覆蓋的和重復(fù)覆蓋的輸入組合）。ABDCX45ZZX′YX′Y′Z′XZ′XZ′XYX+Y′試用4位雙向移位寄存器74x194設(shè)計(jì)完成一個(gè)頻率相同的四相脈沖發(fā)生器，四相脈沖Q3、Q2、Q1、Q0輸出波形 。（2011年考研題）用扭環(huán)型計(jì)數(shù)器實(shí)現(xiàn)46設(shè)計(jì)一個(gè)同步時(shí)序電路，完成二進(jìn)制數(shù)Ａ和Ｂ的串行加法（設(shè)輸入低位 ，完成：(1)如果采用米里(Mealy)型時(shí)序電路，作出最簡(jiǎn)狀態(tài)轉(zhuǎn)化/輸出表；(2)如果采用摩爾(Moore)型時(shí)序電路，作出最簡(jiǎn)狀態(tài)轉(zhuǎn)化/輸出表。47用一片74x194和一片74x151及一個(gè)或非門(mén)設(shè)計(jì)一個(gè)雙序列發(fā)生器，能分別在輸出端Y1和Y2上產(chǎn)生00011和10101序列。要求電路能夠自啟動(dòng)（最小風(fēng)險(xiǎn)設(shè)計(jì)）。（共10分）用一片74x194和一個(gè)或非門(mén)產(chǎn)生00011序列；（6分）在（1）的基礎(chǔ)上只加一片74x151，產(chǎn)生10101序列。（4分）寫(xiě)出設(shè)計(jì)過(guò)程，完成電路圖，在圖上標(biāo)出Y1、Y2。4849Q

1Q

2QQ2Y1、由雙四選一多路選擇器74x153（功能表如表1所示）和D觸發(fā)器構(gòu)成的同步時(shí)序電路如圖3所示，分析該電路。（15分）寫(xiě)出激勵(lì)方程式、輸出z的方程式。寫(xiě)出轉(zhuǎn)移/輸出表、狀態(tài)/輸出表（狀態(tài)Q2Q1Q0＝000~111使用狀態(tài)名A~H）。寫(xiě)出在復(fù)位信號(hào)reset由有效變?yōu)闊o(wú)效后的連續(xù)10個(gè)時(shí)鐘周期，輸出z的值。74x1531C01C11C21Y1C32C02C12C22C3A

B1G2GQ

0VCCcpD

QCLKRD

QzD

QCLKRD

QDCLKRDreset圖32、74x163為4位二進(jìn)制同步加計(jì)數(shù)器，其電路連接如圖4所示，請(qǐng)完成圖5中z的波形圖（假設(shè)器件的延遲時(shí)間相對(duì)于時(shí)鐘周期可忽略不計(jì)）。74x163的功能表如表2所示。（5分）cpCLKCLRLDENPENTABCDQAQBQCQDRCOz174x163xCLKCLR_LLD_LENPENT功能0XXX同步清010XX同步預(yù)置數(shù)1101保持11x0保持，RCO=01111計(jì)數(shù)表2

74x163的功能表圖4cpxz圖55051設(shè)計(jì)一個(gè)米立（MEALY）型同步時(shí)序電路，除時(shí)鐘輸入外，該電路還有一個(gè)輸入X和一個(gè)輸出Z。當(dāng)且僅當(dāng)輸入包含了偶數(shù)個(gè)1（包括沒(méi)有1），且收到0的個(gè)數(shù)是3的倍數(shù)（包括0個(gè)0）時(shí)，輸出Z=1。除電路開(kāi)機(jī)后所進(jìn)入的初態(tài)之外，該電路還有6個(gè)狀態(tài)。寫(xiě)出最簡(jiǎn)狀態(tài)轉(zhuǎn)換表，并標(biāo)明每個(gè)狀態(tài)的含義。比如：A：0

1

1

0

1

1

0

0

0

0

1

1

1

1

0

1

0

1

0Z：0

0

0

0

0

0

1

0

0

1

0

1

0

1

0

0

0

0

1門(mén)電路正負(fù)邏輯在正邏輯表示時(shí)的或非門(mén)，用負(fù)邏輯表示時(shí)為（噪