數(shù)字電子電路434討論課件

4.3.4加法器一、定義二、分類三、加法器實(shí)例介紹四、加法器應(yīng)用一、定義：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的器件稱為加法器。二、分類：半加器（一位半加器）全加器（一位全加器、多位全加器）4.3.4加法器一、定義一、定義：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的器11、一位半加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和三、加法器實(shí)例介紹輸入輸出ABSCO0000011010101101向高位的進(jìn)位1、一位半加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)22、一位全加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。

輸入輸出ABCISCO00000001100101001101100101010111001111112、一位全加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，3實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。

⑴串行進(jìn)位加法器3、多位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度慢。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。⑴串行進(jìn)位加法4⑵超前進(jìn)位加法器目的：提高運(yùn)算速度。措施：減小或消除由于進(jìn)位信號(hào)逐級(jí)傳遞所耗費(fèi)的時(shí)間。具體實(shí)現(xiàn)辦法：通過邏輯電路事先算出每一位全加器的進(jìn)位輸入信號(hào)，而無需再?gòu)牡臀婚_始向高位逐位傳遞進(jìn)位信號(hào)了。（詳細(xì)分析見課本P194~P196頁(yè)）四位超前進(jìn)位加法器實(shí)例介紹⑵超前進(jìn)位加法器目的：提高運(yùn)算速度。四位超前進(jìn)位加法器實(shí)例介5四、應(yīng)用：用加法器實(shí)現(xiàn)邏輯函數(shù)

1、若能化成輸入變量與常量相加，則可用加法器實(shí)現(xiàn)；

例1、設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將BCD代碼的8421碼轉(zhuǎn)成余3碼。真值表電路連接圖：A3A2A1A0B3B2B1B0S3S2S1S0ABCD0011COCI四、應(yīng)用：用加法器實(shí)現(xiàn)邏輯函數(shù)1、若能化成輸入變量與常量相62、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器實(shí)現(xiàn)。

例2、設(shè)計(jì)一電路，輸入為8421BCD碼，要求：當(dāng)輸入小于5時(shí)，輸出為輸入數(shù)加2；當(dāng)輸入大于等于5時(shí)，輸出為輸入數(shù)加4。用4位加法器及基本邏輯門實(shí)現(xiàn)。思路（1）將輸出表示為輸入變量與另一組變量之間的加法運(yùn)算；（2）將輸入變量接到加法器的一組輸入端，第二組變量用輸入變量的函數(shù)關(guān)系來表示，即可實(shí)現(xiàn)。2、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器7解：根據(jù)題意得真值表為：解：根據(jù)題意得真值表為：8卡諾圖化簡(jiǎn)：

ABCB2=A+BD+BCBD令A(yù)3A2A1A0=ABCD，B3B2B1B0如上所示，CI=0，畫出實(shí)現(xiàn)電路即可。卡諾圖化簡(jiǎn)：ABCB2=A+BD+BCBD令A(yù)3A2A19電路連接圖：B2=A+BD+BC電路連接圖：B2=A+BD+BC103、實(shí)現(xiàn)減法可用加法器實(shí)現(xiàn)

1位二進(jìn)制減法電路實(shí)現(xiàn)圖為：思考：若A，B均為四位二進(jìn)制數(shù)，應(yīng)如何連線？如何實(shí)現(xiàn)？?A-B=A+(B)COMP-2nA-B=A+(B)INV+1-2n3、實(shí)現(xiàn)減法可用加法器實(shí)現(xiàn)1位二進(jìn)制減法電路實(shí)現(xiàn)圖為：思考11

對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。

對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。

加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。加法器小結(jié)小結(jié)

半加器、全加器的概念；加法器的應(yīng)用。作業(yè)：4.26對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和12第三章復(fù)習(xí)

第一大重點(diǎn)：基本概念1、邏輯電路分類：①組合邏輯電路②時(shí)序邏輯電路2、組合邏輯電路的特點(diǎn)：①動(dòng)作特點(diǎn)：每一時(shí)刻的輸出僅取決于該時(shí)刻的輸入，與電路原來的狀態(tài)無關(guān)；②電路結(jié)構(gòu)特點(diǎn)：不包含記憶單元（或存儲(chǔ)單元。）

第二大重點(diǎn)：組合邏輯電路的分析步驟：根據(jù)電路→寫出輸出表達(dá)式→化簡(jiǎn)（為使寫真值表簡(jiǎn)單）→寫出真值表→說明功能。第三章復(fù)習(xí)第一大重點(diǎn)：基本概念13

第三大重點(diǎn)：組合邏輯電路的設(shè)計(jì)設(shè)計(jì)：已知實(shí)際邏輯問題→求實(shí)現(xiàn)該邏輯功能的最簡(jiǎn)邏輯電路步驟：實(shí)際邏輯問題→邏輯抽象→邏輯真值表→邏輯函數(shù)式→根據(jù)要求選定所用器件：1、若選用SSI，化簡(jiǎn)函數(shù)→變換函數(shù)→畫出實(shí)現(xiàn)電路；2、若選用MSI，變換函數(shù)→畫出實(shí)現(xiàn)電路。邏輯抽象任務(wù):1、分析事件的因果關(guān)系，確定輸入變量和輸出變量；2、定義邏輯狀態(tài)的含義：用0或1表示輸入和輸出的不同狀態(tài)；3、根據(jù)給定的因果關(guān)系列出邏輯真值表。第三大重點(diǎn)：組合邏輯電路的設(shè)計(jì)設(shè)計(jì)14

第四大重點(diǎn)：重要中規(guī)模器件及應(yīng)用

譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，注意字符顯示譯碼器與字符顯示器的正確連接。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)（或最小項(xiàng)的反函數(shù)），而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由n位二進(jìn)制譯碼器加上合適的門電路即可實(shí)現(xiàn)任何形式輸入變量數(shù)不大于n的組合邏輯函數(shù)。

一、譯碼器第四大重點(diǎn)：重要中規(guī)模器件及應(yīng)用15

數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。

數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理。例，八選一數(shù)據(jù)選擇器的表達(dá)式為：

用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器→確定地址變量→對(duì)比要實(shí)現(xiàn)函數(shù)與數(shù)據(jù)選擇器輸出的表達(dá)式，求Di→畫連線圖。

二、數(shù)據(jù)選擇器數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一16三、加法器1、若輸出能化成輸入變量與常量相加，則可用加法器實(shí)現(xiàn)；

對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。

對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。

加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。2、若輸出能化成輸入變量與另一組變量相加，也可用加法器實(shí)現(xiàn)；

3、二進(jìn)制減法運(yùn)算也可用加法器實(shí)現(xiàn)，注意進(jìn)位端轉(zhuǎn)換為借位端的方法。

三、加法器1、若輸出能化成輸入變量與常量相加，則可用加法器實(shí)17第二次小測(cè)驗(yàn)試題一、用8選1數(shù)據(jù)選擇器74HC151(參見題4.19）實(shí)現(xiàn)邏輯函數(shù)：二、設(shè)計(jì)一個(gè)組合邏輯電路，輸入是2個(gè)2位的二進(jìn)制數(shù)，輸出是此二數(shù)的乘積，要求：1、列出真指表，求出邏輯表達(dá)式；2、用低電平有效的4/16線譯碼器實(shí)現(xiàn)。（可附加必要的門電路）三、試用一片四位二進(jìn)制全加器及最少的與非門，將8421BCD碼轉(zhuǎn)換為2421BCD碼。2421BCD的排列順序見課本P13頁(yè)。第二次小測(cè)驗(yàn)試題一、用8選1數(shù)據(jù)選擇器74HC151(參見題184.3.4加法器一、定義二、分類三、加法器實(shí)例介紹四、加法器應(yīng)用一、定義：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的器件稱為加法器。二、分類：半加器（一位半加器）全加器（一位全加器、多位全加器）4.3.4加法器一、定義一、定義：實(shí)現(xiàn)二進(jìn)制數(shù)加法運(yùn)算的器191、一位半加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和三、加法器實(shí)例介紹輸入輸出ABSCO0000011010101101向高位的進(jìn)位1、一位半加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮來自低位的進(jìn)202、一位全加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。

輸入輸出ABCISCO00000001100101001101100101010111001111112、一位全加器對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，21實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。

⑴串行進(jìn)位加法器3、多位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度慢。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。⑴串行進(jìn)位加法22⑵超前進(jìn)位加法器目的：提高運(yùn)算速度。措施：減小或消除由于進(jìn)位信號(hào)逐級(jí)傳遞所耗費(fèi)的時(shí)間。具體實(shí)現(xiàn)辦法：通過邏輯電路事先算出每一位全加器的進(jìn)位輸入信號(hào)，而無需再?gòu)牡臀婚_始向高位逐位傳遞進(jìn)位信號(hào)了。（詳細(xì)分析見課本P194~P196頁(yè)）四位超前進(jìn)位加法器實(shí)例介紹⑵超前進(jìn)位加法器目的：提高運(yùn)算速度。四位超前進(jìn)位加法器實(shí)例介23四、應(yīng)用：用加法器實(shí)現(xiàn)邏輯函數(shù)

1、若能化成輸入變量與常量相加，則可用加法器實(shí)現(xiàn)；

例1、設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路，將BCD代碼的8421碼轉(zhuǎn)成余3碼。真值表電路連接圖：A3A2A1A0B3B2B1B0S3S2S1S0ABCD0011COCI四、應(yīng)用：用加法器實(shí)現(xiàn)邏輯函數(shù)1、若能化成輸入變量與常量相242、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器實(shí)現(xiàn)。

例2、設(shè)計(jì)一電路，輸入為8421BCD碼，要求：當(dāng)輸入小于5時(shí)，輸出為輸入數(shù)加2；當(dāng)輸入大于等于5時(shí)，輸出為輸入數(shù)加4。用4位加法器及基本邏輯門實(shí)現(xiàn)。思路（1）將輸出表示為輸入變量與另一組變量之間的加法運(yùn)算；（2）將輸入變量接到加法器的一組輸入端，第二組變量用輸入變量的函數(shù)關(guān)系來表示，即可實(shí)現(xiàn)。2、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器25解：根據(jù)題意得真值表為：解：根據(jù)題意得真值表為：26卡諾圖化簡(jiǎn)：

ABCB2=A+BD+BCBD令A(yù)3A2A1A0=ABCD，B3B2B1B0如上所示，CI=0，畫出實(shí)現(xiàn)電路即可?？ㄖZ圖化簡(jiǎn)：ABCB2=A+BD+BCBD令A(yù)3A2A127電路連接圖：B2=A+BD+BC電路連接圖：B2=A+BD+BC283、實(shí)現(xiàn)減法可用加法器實(shí)現(xiàn)

1位二進(jìn)制減法電路實(shí)現(xiàn)圖為：思考：若A，B均為四位二進(jìn)制數(shù)，應(yīng)如何連線？如何實(shí)現(xiàn)？?A-B=A+(B)COMP-2nA-B=A+(B)INV+1-2n3、實(shí)現(xiàn)減法可用加法器實(shí)現(xiàn)1位二進(jìn)制減法電路實(shí)現(xiàn)圖為：思考29

對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和及進(jìn)位的邏輯電路稱為半加器。

對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為多位加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。

加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。加法器小結(jié)小結(jié)

半加器、全加器的概念；加法器的應(yīng)用。作業(yè)：4.26對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加（不考慮低位來的進(jìn)位）而求得和30第三章復(fù)習(xí)

第一大重點(diǎn)：基本概念1、邏輯電路分類：①組合邏輯電路②時(shí)序邏輯電路2、組合邏輯電路的特點(diǎn)：①動(dòng)作特點(diǎn)：每一時(shí)刻的輸出僅取決于該時(shí)刻的輸入，與電路原來的狀態(tài)無關(guān)；②電路結(jié)構(gòu)特點(diǎn)：不包含記憶單元（或存儲(chǔ)單元。）

第二大重點(diǎn)：組合邏輯電路的分析步驟：根據(jù)電路→寫出輸出表達(dá)式→化簡(jiǎn)（為使寫真值表簡(jiǎn)單）→寫出真值表→說明功能。第三章復(fù)習(xí)第一大重點(diǎn)：基本概念31

第三大重點(diǎn)：組合邏輯電路的設(shè)計(jì)設(shè)計(jì)：已知實(shí)際邏輯問題→求實(shí)現(xiàn)該邏輯功能的最簡(jiǎn)邏輯電路步驟：實(shí)際邏輯問題→邏輯抽象→邏輯真值表→邏輯函數(shù)式→根據(jù)要求選定所用器件：1、若選用SSI，化簡(jiǎn)函數(shù)→變換函數(shù)→畫出實(shí)現(xiàn)電路；2、若選用MSI，變換函數(shù)→畫出實(shí)現(xiàn)電路。邏輯抽象任務(wù):1、分析事件的因果關(guān)系，確定輸入變量和輸出變量；2、定義邏輯狀態(tài)的含義：用0或1表示輸入和輸出的不同狀態(tài)；3、根據(jù)給定的因果關(guān)系列出邏輯真值表。第三大重點(diǎn)：組合邏輯電路的設(shè)計(jì)設(shè)計(jì)32

第四大重點(diǎn)：重要中規(guī)模器件及應(yīng)用

譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，注意字符顯示譯碼器與字符顯示器的正確連接。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)（或最小項(xiàng)的反函數(shù)），而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由n位二進(jìn)制譯碼器加上合適的門電路即可實(shí)現(xiàn)任何形式輸入變量數(shù)不大于n的組合邏輯函數(shù)。

一、譯碼器第四大重點(diǎn)：重要中規(guī)模器件及應(yīng)用33

數(shù)據(jù)選擇器能夠從多路數(shù)字信息中任意選出所需要的一路信息作為輸出，至于選擇哪一路數(shù)據(jù)輸出，則完全由地址代碼組合決定。

數(shù)據(jù)選擇器具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量處理