基于VHDL的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)(大學(xué)生自作)課件

基于EDA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

主講：

陳秦德

內(nèi)容摘要1數(shù)據(jù)采集系統(tǒng)2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路

3數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計(jì)4實(shí)物展示5小結(jié)內(nèi)容摘要1數(shù)據(jù)采集系統(tǒng)2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路3數(shù)1數(shù)據(jù)采集系統(tǒng)的功能

8路通道信號(hào)輸入循環(huán)檢測(cè)報(bào)警模式數(shù)據(jù)處理模式功能一模式一模式二超出預(yù)設(shè)值報(bào)警顯示超出規(guī)定的通道數(shù)未超出預(yù)設(shè)值控制單元功能二功能三不變縮小1/2放大2倍信號(hào)輸出1數(shù)據(jù)采集系統(tǒng)的功能

8路通道信號(hào)輸入循環(huán)檢測(cè)報(bào)警模式數(shù)據(jù)2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路

數(shù)據(jù)采集系統(tǒng)示意圖A/D轉(zhuǎn)換D/A轉(zhuǎn)換控制核心顯示模擬輸入模擬輸出2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路

數(shù)據(jù)采集系統(tǒng)示意圖A/D轉(zhuǎn)換D/2.1數(shù)據(jù)輸入單元

ADC0809介紹ADC0809引腳圖CLOCK：時(shí)鐘信號(hào)輸入引腳，通常使用500KHz

EOC：轉(zhuǎn)換結(jié)束信號(hào)，為0代表正在轉(zhuǎn)換，1代表轉(zhuǎn)換結(jié)束

D0～D7：數(shù)據(jù)輸出線START：轉(zhuǎn)換啟動(dòng)信號(hào)

ALE：地址鎖存允許信號(hào)ADDA～ADDC：地址線用于選擇模擬量輸入通道IN0～I(xiàn)N7：8路模擬量輸入通道OE：輸出允許信號(hào)，低電平允許轉(zhuǎn)換結(jié)果輸出

Vcc：＋5V電壓2.1數(shù)據(jù)輸入單元

ADC0809介紹ADC0809引腳圖

接線圖此電路圖主要實(shí)現(xiàn)將八路輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，為數(shù)據(jù)處理及監(jiān)控模塊提供輸入信號(hào)。接線圖此電路圖主要實(shí)現(xiàn)將八路輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，為2.2數(shù)據(jù)輸出單元此模塊設(shè)計(jì)所使用的芯片是DAC0832，它的接線圖如圖所示。圖中D0～D7為數(shù)字量信號(hào)輸入通道，運(yùn)放本身主要實(shí)現(xiàn)將信號(hào)放大2倍的功能。2.2數(shù)據(jù)輸出單元此模塊設(shè)計(jì)所使用的芯片是DAC0832，2.3數(shù)據(jù)處理單元

數(shù)據(jù)采集系統(tǒng)總體框圖

k1=0,

=>循環(huán)檢測(cè)報(bào)警模式k1=1,=>數(shù)據(jù)采集及處理模式fun=00,=>放大2倍，fun=01=>縮小1/2，fun=10或11,=>不處理。k3選擇ADC0809的八路中的一路。d[7..0]接ADC0809的數(shù)據(jù)端，q[7..0]接DAC0832的數(shù)據(jù)端，sel[2..0]接ADC0809的通道選擇，seg[6..0]接數(shù)碼管CONTROLCH21DISP2.3數(shù)據(jù)處理單元

數(shù)據(jù)采集系統(tǒng)總體框圖

k1=0,=>3.數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計(jì)

控制模塊：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitycontrolisPort(d:instd_logic_vector(7downto0);Clk,k1:instd_logic;Fun:instd_logic_vector(1downto0);Sel:outstd_logic_vector(2downto0);Q:outstd_logic_vector(7downto0);Alm:outstd_logic);Endcontrol;ArchitecturebhvofcontrolisBeginProcess(clk)Variablex:std_logic;Variablecnt:std_logic_vector(2downto0);BeginIfclk’eventandclk=’1’thenIfk1=’0’then--循環(huán)檢測(cè)模式Ifx=’0’thenSel<=cnt;--選擇通道Cnt:=cnt+1;x:=’1’;ElseIfd>”10000000”then--常數(shù)決定電壓超過(guò)幾伏時(shí)報(bào)警alm<=’1’;--改變常數(shù)可改變?cè)O(shè)置電壓

Elsealm<=’0’;X:=’0’;endif;Endif;Elseiffun=”00”then--直接將數(shù)據(jù)送出，因?yàn)橐呀?jīng)實(shí)現(xiàn)了增大到2倍，所以得到的電壓為2倍Q<=d;elseiffun=”01”--縮小到1/2,通過(guò)將七位二進(jìn)制數(shù)右移兩位來(lái)實(shí)現(xiàn)縮小四倍。thenq<=’0’&’0’&d(7downto2);else--對(duì)數(shù)據(jù)不做處理q<=’0’&d(7downto1);Endif;Endif;Endif;Endprocess;Endbhv;控制模塊圖CONTROL3.數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計(jì)

控制模塊：Else控CONT二選一模塊：Libraryieee；Useieee.std_logic_1164.all;Entitych21isPort(a,b:instd_logic_vector(2downto0);S:instd_logic;Q:outstd_logic_vector(2downto0));Endch21;Architecturebhvofch21isBeginprocess(s,a,b)Begin二選一模塊CHifs=’0’thenq<=a;elseq<=b;endif；Endprocess;Endbhv;CH21二選一模塊：CH21顯示模塊：Libraryieee;Useieee.std_logic_1164.all;EntitydispisPort(d:instd_logic_vector(2downto0);clk:instd_logic;q:outstd_logic_vector(6downto0));enddisp;Architecturebhvofdispisbeginprocess(clk)variablex:std_logic;variabletmp:std_logic_vector(2downto0);variablecnt:integerrange0to3;beginifclk’eventandclk='1'thenifx='0'thentmp:=d;x:='1';elseifcnt<3thencnt:=cnt+1;elsecnt:=0;iftmp=dthen--若有通道超過(guò)設(shè)置電壓，則顯示casedis--通道的序號(hào)when“000”=>q<=”0111111”;when“001”=>q<=”0000110”;when“010”=>q<=”1011011”;when“011”=>q<=”1001111”;when“100”=>q<=”1100110”;when“101”=>q<=”1101101”;when“110”=>q<=”1111101”;when“111”=>q<=”0100111”;whenothers=>q<=”0000000”;endcase;elseq<=”0000000”;--若沒(méi)有通道超過(guò)設(shè)置電壓，則不顯示endif;x:=’0’;endif;endif;endif;endprocess;endbhv;顯示模塊DISPDISP顯示模塊：when“000”=>q<=”0111111”;使用LED顯示器時(shí)，要注意區(qū)分這兩種不同的接法。為了顯示數(shù)字或字符，必須對(duì)數(shù)字或字符進(jìn)行編碼。七段數(shù)碼管加上一個(gè)小數(shù)點(diǎn)，共計(jì)8段。因此為L(zhǎng)ED顯示器提供的編碼正好是一個(gè)字節(jié)。TX實(shí)驗(yàn)板用共陰LED顯示器，根據(jù)電路連接圖顯示16進(jìn)制數(shù)的編碼已列在下表。使用LED顯示器時(shí)，要注意區(qū)分這兩種不同的接法。為了顯示數(shù)字

共陰數(shù)碼管碼表

0x3f,0x06,0x5b,0x4f,0x66,0x6d,

0 1 2 345

0x7d,0x07,0x7f,0x6f,0x77,0x7c,

6 7 8 9AB

0x39,0x5e,0x79,0x71,0x00

CDEF 無(wú)顯示共陰數(shù)碼管碼表

仿真結(jié)果

fun=00

仿真結(jié)果

fun=00

fun=01fun=01fun=11fun=11k1=0k1=03.4EDA開發(fā)流程

--總流程圖3.4EDA開發(fā)流程

--總流程圖3.4EDA開發(fā)流程

--設(shè)計(jì)輸入原理圖VHDL文本編輯缺點(diǎn)優(yōu)點(diǎn)3.4EDA開發(fā)流程

--設(shè)計(jì)輸入原理圖VHDL文本編輯缺3.4EDA開發(fā)流程

--綜合與適配將設(shè)計(jì)輸入文件，依據(jù)給定的硬件結(jié)構(gòu)組件和約束條件進(jìn)行編譯（編譯過(guò)程中首先進(jìn)行語(yǔ)法檢查，例查原理圖有無(wú)漏連信號(hào)線，文本輸入文件中關(guān)鍵字有無(wú)錯(cuò)誤等各種語(yǔ)法錯(cuò)誤；然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，如檢查總的設(shè)計(jì)有無(wú)超過(guò)器件資源狀況）、優(yōu)化（使設(shè)計(jì)方案的運(yùn)行速度最快，所占用資源最少）、轉(zhuǎn)換和綜合（邏輯綜合），最終得到最底層的電路網(wǎng)表文件。用綜合產(chǎn)生的網(wǎng)表文件對(duì)指定的目標(biāo)器件進(jìn)行適配（確定優(yōu)化后的邏輯能否與目標(biāo)器件適配）、邏輯分割（將設(shè)計(jì)分割為多個(gè)便于適配的邏輯小塊，如果整個(gè)設(shè)計(jì)不能裝入一片器件時(shí)，則分割成多塊并裝入同一系列的多片器件中）、邏輯布局布線，產(chǎn)生最終的下載文件。綜合適配3.4EDA開發(fā)流程

--綜合與適配將設(shè)計(jì)輸入文件，依據(jù)給3.4EDA開發(fā)流程

--仿真

讓計(jì)算機(jī)根據(jù)一定的算法和仿真庫(kù)對(duì)設(shè)計(jì)進(jìn)行模擬，以檢驗(yàn)設(shè)計(jì)的正確，并排除錯(cuò)誤。功能仿真：直接對(duì)設(shè)計(jì)輸入的邏輯功能進(jìn)行測(cè)試，了解原設(shè)計(jì)是否滿足要求。仿真過(guò)程不涉及具體器件的硬件特性。時(shí)序仿真：在選擇了具體器件并完成適配后的時(shí)序關(guān)系仿真，仿真結(jié)果中包含硬件延遲信息。因仿真文件中包含器件的硬件特性，則仿真精度高。仿真3.4EDA開發(fā)流程

--仿真讓1.3EDA開發(fā)流程

--編程下載與硬件測(cè)試把適配生成的下載或配置文件，通過(guò)編程器或編程電纜向目標(biāo)器件（FPGA或CPLD）下載。通常對(duì)CPLD、OTPFPGA和FPGA的專用配置ROM的下載稱為編程，對(duì)FPGA中的SRAM進(jìn)行直接下載方式稱為配置。對(duì)載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行測(cè)試，驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)器件上的實(shí)際工作情況，最終完成設(shè)計(jì)任務(wù)。編程下載硬件測(cè)試1.3EDA開發(fā)流程

--編程下載與硬件測(cè)試把適配生成的下4實(shí)物展示4實(shí)物展示5小結(jié)本次設(shè)計(jì)開發(fā)通過(guò)VHDL語(yǔ)言編程設(shè)計(jì)來(lái)實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)，在Altera公司開發(fā)的第三代EDA集成開發(fā)環(huán)境—MAXPLUSII中進(jìn)行修改、編譯、仿真，采用軟硬件結(jié)合的方法對(duì)設(shè)計(jì)結(jié)果進(jìn)行驗(yàn)證。在設(shè)計(jì)中，采用多進(jìn)程描述的方法來(lái)進(jìn)行程序設(shè)計(jì)，通過(guò)使用進(jìn)程可以把整體的功能局部化、分塊設(shè)計(jì)。多個(gè)進(jìn)程通過(guò)進(jìn)程間通信機(jī)制互相配合、達(dá)到設(shè)計(jì)要求。當(dāng)進(jìn)程比較多的時(shí)候，它們之間的配合問(wèn)題就比較復(fù)雜，因此在設(shè)計(jì)之前應(yīng)該合理規(guī)劃安排。5小結(jié)本次設(shè)計(jì)開發(fā)通過(guò)VHDL語(yǔ)言編程設(shè)計(jì)來(lái)ThankYou!ThankYou!

基于EDA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)

主講：

陳秦德

內(nèi)容摘要1數(shù)據(jù)采集系統(tǒng)2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路

3數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計(jì)4實(shí)物展示5小結(jié)內(nèi)容摘要1數(shù)據(jù)采集系統(tǒng)2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路3數(shù)1數(shù)據(jù)采集系統(tǒng)的功能

8路通道信號(hào)輸入循環(huán)檢測(cè)報(bào)警模式數(shù)據(jù)處理模式功能一模式一模式二超出預(yù)設(shè)值報(bào)警顯示超出規(guī)定的通道數(shù)未超出預(yù)設(shè)值控制單元功能二功能三不變縮小1/2放大2倍信號(hào)輸出1數(shù)據(jù)采集系統(tǒng)的功能

8路通道信號(hào)輸入循環(huán)檢測(cè)報(bào)警模式數(shù)據(jù)2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路

數(shù)據(jù)采集系統(tǒng)示意圖A/D轉(zhuǎn)換D/A轉(zhuǎn)換控制核心顯示模擬輸入模擬輸出2數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)思路

數(shù)據(jù)采集系統(tǒng)示意圖A/D轉(zhuǎn)換D/2.1數(shù)據(jù)輸入單元

ADC0809介紹ADC0809引腳圖CLOCK：時(shí)鐘信號(hào)輸入引腳，通常使用500KHz

EOC：轉(zhuǎn)換結(jié)束信號(hào)，為0代表正在轉(zhuǎn)換，1代表轉(zhuǎn)換結(jié)束

D0～D7：數(shù)據(jù)輸出線START：轉(zhuǎn)換啟動(dòng)信號(hào)

ALE：地址鎖存允許信號(hào)ADDA～ADDC：地址線用于選擇模擬量輸入通道IN0～I(xiàn)N7：8路模擬量輸入通道OE：輸出允許信號(hào)，低電平允許轉(zhuǎn)換結(jié)果輸出

Vcc：＋5V電壓2.1數(shù)據(jù)輸入單元

ADC0809介紹ADC0809引腳圖

接線圖此電路圖主要實(shí)現(xiàn)將八路輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，為數(shù)據(jù)處理及監(jiān)控模塊提供輸入信號(hào)。接線圖此電路圖主要實(shí)現(xiàn)將八路輸入模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，為2.2數(shù)據(jù)輸出單元此模塊設(shè)計(jì)所使用的芯片是DAC0832，它的接線圖如圖所示。圖中D0～D7為數(shù)字量信號(hào)輸入通道，運(yùn)放本身主要實(shí)現(xiàn)將信號(hào)放大2倍的功能。2.2數(shù)據(jù)輸出單元此模塊設(shè)計(jì)所使用的芯片是DAC0832，2.3數(shù)據(jù)處理單元

數(shù)據(jù)采集系統(tǒng)總體框圖

k1=0,

=>循環(huán)檢測(cè)報(bào)警模式k1=1,=>數(shù)據(jù)采集及處理模式fun=00,=>放大2倍，fun=01=>縮小1/2，fun=10或11,=>不處理。k3選擇ADC0809的八路中的一路。d[7..0]接ADC0809的數(shù)據(jù)端，q[7..0]接DAC0832的數(shù)據(jù)端，sel[2..0]接ADC0809的通道選擇，seg[6..0]接數(shù)碼管CONTROLCH21DISP2.3數(shù)據(jù)處理單元

數(shù)據(jù)采集系統(tǒng)總體框圖

k1=0,=>3.數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計(jì)

控制模塊：Libraryieee;Useieee.std_logic_1164.all;Useieee.std_logic_unsigned.all;EntitycontrolisPort(d:instd_logic_vector(7downto0);Clk,k1:instd_logic;Fun:instd_logic_vector(1downto0);Sel:outstd_logic_vector(2downto0);Q:outstd_logic_vector(7downto0);Alm:outstd_logic);Endcontrol;ArchitecturebhvofcontrolisBeginProcess(clk)Variablex:std_logic;Variablecnt:std_logic_vector(2downto0);BeginIfclk’eventandclk=’1’thenIfk1=’0’then--循環(huán)檢測(cè)模式Ifx=’0’thenSel<=cnt;--選擇通道Cnt:=cnt+1;x:=’1’;ElseIfd>”10000000”then--常數(shù)決定電壓超過(guò)幾伏時(shí)報(bào)警alm<=’1’;--改變常數(shù)可改變?cè)O(shè)置電壓

Elsealm<=’0’;X:=’0’;endif;Endif;Elseiffun=”00”then--直接將數(shù)據(jù)送出，因?yàn)橐呀?jīng)實(shí)現(xiàn)了增大到2倍，所以得到的電壓為2倍Q<=d;elseiffun=”01”--縮小到1/2,通過(guò)將七位二進(jìn)制數(shù)右移兩位來(lái)實(shí)現(xiàn)縮小四倍。thenq<=’0’&’0’&d(7downto2);else--對(duì)數(shù)據(jù)不做處理q<=’0’&d(7downto1);Endif;Endif;Endif;Endprocess;Endbhv;控制模塊圖CONTROL3.數(shù)據(jù)采集系統(tǒng)各模塊設(shè)計(jì)

控制模塊：Else控CONT二選一模塊：Libraryieee；Useieee.std_logic_1164.all;Entitych21isPort(a,b:instd_logic_vector(2downto0);S:instd_logic;Q:outstd_logic_vector(2downto0));Endch21;Architecturebhvofch21isBeginprocess(s,a,b)Begin二選一模塊CHifs=’0’thenq<=a;elseq<=b;endif；Endprocess;Endbhv;CH21二選一模塊：CH21顯示模塊：Libraryieee;Useieee.std_logic_1164.all;EntitydispisPort(d:instd_logic_vector(2downto0);clk:instd_logic;q:outstd_logic_vector(6downto0));enddisp;Architecturebhvofdispisbeginprocess(clk)variablex:std_logic;variabletmp:std_logic_vector(2downto0);variablecnt:integerrange0to3;beginifclk’eventandclk='1'thenifx='0'thentmp:=d;x:='1';elseifcnt<3thencnt:=cnt+1;elsecnt:=0;iftmp=dthen--若有通道超過(guò)設(shè)置電壓，則顯示casedis--通道的序號(hào)when“000”=>q<=”0111111”;when“001”=>q<=”0000110”;when“010”=>q<=”1011011”;when“011”=>q<=”1001111”;when“100”=>q<=”1100110”;when“101”=>q<=”1101101”;when“110”=>q<=”1111101”;when“111”=>q<=”0100111”;whenothers=>q<=”0000000”;endcase;elseq<=”0000000”;--若沒(méi)有通道超過(guò)設(shè)置電壓，則不顯示endif;x:=’0’;endif;endif;endif;endprocess;endbhv;顯示模塊DISPDISP顯示模塊：when“000”=>q<=”0111111”;使用LED顯示器時(shí)，要注意區(qū)分這兩種不同的接法。為了顯示數(shù)字或字符，必須對(duì)數(shù)字或字符進(jìn)行編碼。七段數(shù)碼管加上一個(gè)小數(shù)點(diǎn)，共計(jì)8段。因此為L(zhǎng)ED顯示器提供的編碼正好是一個(gè)字節(jié)。TX實(shí)驗(yàn)板用共陰LED顯示器，根據(jù)電路連接圖顯示16進(jìn)制數(shù)的編碼已列在下表。使用LED顯示器時(shí)，要注意區(qū)分這兩種不同的接法。為了顯示數(shù)字

共陰數(shù)碼管碼表

0x3f,0x06,0x5b,0x4f,0x66,0x6d,

0 1 2 345

0x7d,0x07,0x7f,0x6f,0x77,0x7c,

6 7 8 9AB

0x39,0x5e,0x79,0x71,0x00

CDEF 無(wú)顯示共陰數(shù)碼管碼表

仿真結(jié)果

fun=00

仿真結(jié)果

fun=00

fun=01fun=01fun=11fun=11k1=0k1=03.4EDA開發(fā)流程

--總流程圖3.4EDA開發(fā)流程

--總流程圖3.4EDA開發(fā)流程

--設(shè)計(jì)輸入原理圖VHDL文本編輯缺點(diǎn)優(yōu)點(diǎn)3.4EDA開發(fā)流程

--設(shè)計(jì)輸入原理圖VHDL文本編輯缺3.4EDA開發(fā)流程

--綜合與適配將設(shè)計(jì)輸入文件，依據(jù)給定的硬件結(jié)構(gòu)組件和約束條件進(jìn)行編譯（編譯過(guò)程中首先進(jìn)