專用集成電路設(shè)計(jì)-復(fù)習(xí)(zlw)

一個(gè)有關(guān)集成電路發(fā)展趨勢(shì)的著名預(yù)言。1960年，美國(guó)Intel公司創(chuàng)始人之一G.Moore博士預(yù)言集成電路的發(fā)展遵循指數(shù)規(guī)律。1965年，在《電子學(xué)雜志》發(fā)表第一章概論

、摩爾定律“摩爾定律”可以簡(jiǎn)述為：每18個(gè)月，同一面積芯片上可以集成的晶體管數(shù)量將翻一番，而價(jià)格下降一半。GordonE.Moore博士-1965年12/27/20221

、集成電路發(fā)展的特點(diǎn)特征尺寸越來越小；芯片尺寸越來越大；單片上的晶體管數(shù)越來越多；時(shí)鐘速度越來越快；電源電壓越來越低（<1.0V）；布線層數(shù)越來越多；輸入/輸出(I/O)引腳越來越多。12/27/20222設(shè)計(jì)周期短、正確率高；硅片面積小、特征尺寸??；可測(cè)性好；速度快；低功耗（低電壓）；低成本。第一章概論1.2專用集成電路設(shè)計(jì)要求12/27/20223芯片的工作速度用芯片的最大延遲時(shí)間表示，延遲時(shí)間Tpd表示為：

（1-1）式中：T

pdo——晶體管本征延遲時(shí)間；UDD

——最大電源電壓；

Cg——扇出柵電容(負(fù)載電容)；Cw——內(nèi)連線電容；

Ip——晶體管峰值電流。

、關(guān)于“速度”第一章概論12/27/20224、關(guān)于“功耗”

芯片的功耗與電壓、電流大小有關(guān)，與器件類型、電路型式也關(guān)系密切。

就MOS集成電路而言，有NMOS電路、PMOS電路和CMOS電路之分。第一章概論12/27/202251、有比電路

(a)、NMOS反相器這種電路稱之為“有比電路”。有比電路有靜態(tài)電流流過。第一章概論Ui=0，Uo=UDD；Ui=1，Uo是分壓的結(jié)果。12/27/20226第一章概論(b)、CMOS反相器

一管導(dǎo)通必有另一管截止，輸出電平不分壓(UOH=UDD)的電路稱為“無比電路”。Ui=0，Uo=UDD；Ui=1，Uo=0。2、無比電路12/27/20227（1）、靜態(tài)功耗：指電路停留在一種狀態(tài)時(shí)的功耗。

有比電路的靜態(tài)功耗為：PdQ=ＩP×UDD

(1-2)無比電路的靜態(tài)功耗為：PdQ=0

(1-3)第一章概論3、功耗分類12/27/20228（2）、動(dòng)態(tài)功耗：動(dòng)態(tài)功耗指電路在兩種狀態(tài)(“0”和“1”)轉(zhuǎn)換時(shí)對(duì)電路電容充放電所消耗的功率。

無比電路的動(dòng)態(tài)功耗為：Pd=f(Cg+Cw+Co)U2DD(1-4)式中：Co——晶體管輸出電容；f——信號(hào)頻率第一章概論工作頻率越高、各種電容越大、電源電壓越高，功耗越大。功耗和電源電壓平方成正比，減小電壓對(duì)減小功耗有重大意義。減小各種電容（減小器件尺寸、縮短連線長(zhǎng)度）,減小功耗。12/27/20229引入“速度功耗積”來表示速度與功耗的關(guān)系。

用信號(hào)周期表示速度，則速度功耗積為：電源電壓和電路電容一定時(shí)，速度與功耗成正比。3、速度功耗積(1-5)12/27/202210集成芯片的成本計(jì)算公式：、關(guān)于“價(jià)格”-----成本設(shè)計(jì)成本總產(chǎn)量+每個(gè)大圓片加工成本成品率×每個(gè)大圓片芯片數(shù)降低成本，必須采取以下措施：

批量要大，總產(chǎn)量大，則第一項(xiàng)就可忽略，成本降低；提高成品率；

提高每個(gè)大圓片上的芯片數(shù)，要盡量縮小芯片尺寸(面積)。第一章概論12/27/202211優(yōu)化邏輯設(shè)計(jì)；優(yōu)化電路設(shè)計(jì)；優(yōu)化器件設(shè)計(jì)；優(yōu)化版圖設(shè)計(jì)。成本與芯片面積幾乎是2～3次方的比例關(guān)系，要減小芯片面積，需要：第一章概論圖1-4大圓片上的芯片

12/27/2022121.3集成電路的分類電路的功能（數(shù)字、模擬、數(shù)?；旌希┮?guī)模（集成度）結(jié)構(gòu)形式和材料（單片、膜）有源器件及工藝類型（雙極、MOS、BiMOS）生產(chǎn)目的和實(shí)現(xiàn)方法12/27/202213按生產(chǎn)目的分按實(shí)現(xiàn)方法分通用集成電路(如CPU、存儲(chǔ)器等)專用集成電路(ASIC)全定制方法半定制方法可編程邏輯器件半定制集成電路門陣列標(biāo)準(zhǔn)單元有通道門陣列無通道門陣列（門海）積木塊12/27/202214

(1)柵極電容：與該邏輯門輸出端相連各管的輸入電容。(2)擴(kuò)散區(qū)電容：與該邏輯門輸出端相連的漏區(qū)電容。(3)布線電容：該邏輯門輸出端連到其它各門的連線形成的電容。一個(gè)接有負(fù)載的MOS邏輯門輸出端的總的負(fù)載電容包括三部分：2.4.2MOS電容12/27/202215MOS器件中完整的寄生電容如下圖：

(a)寄生電容示意圖；(b)寄生電容電路符號(hào)示意圖柵極電容由三部分組成：CG=CGS+CGD+CGB12/27/2022163.1.3MOS管常用符號(hào)圖3-4MOS管常用符號(hào)

12/27/202217圖3-5給出增強(qiáng)型NMOS管和PMOS管工作在恒流區(qū)的轉(zhuǎn)移特性，其中UTHN(UTHP)為開啟電壓，即閾值電壓。PMOS的導(dǎo)通現(xiàn)象類似于NMOS，但其所有的極性都是相反的。柵源電壓足夠“負(fù)”，在氧化層和N襯底表面就會(huì)形成一個(gè)由空穴組成的反型層。圖3-5MOS管的轉(zhuǎn)移特性3.2.1MOS管的轉(zhuǎn)移特性12/27/2022183.2.2MOS管的輸出特性漏極電壓UDS對(duì)漏極電流ID的控制作用基本上分兩段，即線性區(qū)和飽和區(qū)。線性區(qū)和恒流區(qū)是以預(yù)夾斷點(diǎn)的連線為分界線。12/27/2022193.2.3MOS管的電流方程1、考慮一個(gè)漏源都接地的NMOS，在UGS≥UTH時(shí)，開始出現(xiàn)反型層溝道電荷：Qd=Cox(UGS-UTH)，Cox表示單位長(zhǎng)度的總電容。圖a2、若漏極電壓大于0，由于溝道電勢(shì)從源極的0V變化到漏極的UDS，則柵與溝道的局部電壓從UGS-UTH變化到UGS-UTH-UDS。因此沿軌道x點(diǎn)處電荷Qd(x)=WCox(UGS-UTH-Ux)，圖b0xLab12/27/202220NMOS管在截止區(qū)、線性區(qū)、恒流區(qū)的電流方程如式(3-4)所示：UGS<UTHN(截止區(qū))UDS<UGS-UTHN(線性區(qū))UDS>UGS-UTHN(恒流區(qū))(3-4a)(3-4b)(3-4c)12/27/202221恒流區(qū)電流方程在忽略溝道調(diào)制影響時(shí)為平方律方程，即(3-13)在恒流區(qū)，柵源電壓UGS對(duì)ID的控制能力用參數(shù)gm表示，稱之為“跨導(dǎo)”：(3-14a)(3-14b)(3-14c)

3.2.5MOS管的跨導(dǎo)gm

12/27/202222

當(dāng)UBS<0時(shí)，溝道與襯底間的耗盡層加厚，導(dǎo)致閾值電壓UTH增大，溝道變窄，溝道電阻變大，ID減小，人們將此稱為“體效應(yīng)”、“背柵效應(yīng)”或“襯底調(diào)制效應(yīng)”?？紤]體效應(yīng)后的閾值電壓UTH為：(3-15)式中：UTHO—UBS=0時(shí)的閾值電壓；γ—體效應(yīng)系數(shù)。3.2.6體效應(yīng)與背柵跨導(dǎo)gmb的定義

引入背柵跨導(dǎo)gmb來表示UBS對(duì)漏極電流的影響，其定義為：12/27/202223

結(jié)論是：當(dāng)開關(guān)控制電壓(UG)使MOS管導(dǎo)通時(shí)，NMOS、PMOS傳輸信號(hào)均存在閾值損失，只不過NMOS發(fā)生在傳輸高電平時(shí)，而PMOS發(fā)生在傳輸?shù)碗娖綍r(shí)。圖4-3給出了閾值損失的波形示意圖。圖4-3閾值損失波形示意圖

4.1.1單管MOS開關(guān)12/27/2022241、傳輸門組成的2選1電路數(shù)據(jù)選擇器xz0A1BX是時(shí)鐘信號(hào)，A、B是輸入，Z是輸出。XABZ122、在上面的基礎(chǔ)上，如何用傳輸門組成的4選1電路？4.CMOS傳輸門的應(yīng)用12/27/202225CMOS傳輸門和反相器結(jié)構(gòu)PMOSNMOSCMOS傳輸門：NMOSPMOSCMOS反相器：12/27/202226管子個(gè)數(shù)=輸入變量數(shù)×2管子個(gè)數(shù)=輸入變量數(shù)+1管子個(gè)數(shù)=輸入變量數(shù)+2全互補(bǔ)CMOS電路偽NMOS電路動(dòng)態(tài)CMOS電路復(fù)習(xí)：12/27/202227

GAL器件區(qū)別于PAL器件的兩個(gè)主要方面：

一、GAL器件具有一種靈活的、可編程的稱之為輸出邏輯宏單元（OLMC—OutputLogicMicroCell）的輸出級(jí)結(jié)構(gòu)；

二、GAL器件普遍采用了EEPROM的浮柵工藝技術(shù)作為編程部件，具有可擦除、可重新編程的能力。

2.通用邏輯陣列（GAL）器件12/27/202228ROM—只讀存儲(chǔ)器（Read-OnlyMemory）：只讀不寫

固定ROM 可編程ROM（PROM） 可擦除ROM（EPROM） 電可擦除可編程ROM（E2PROM）

ROMRAM—隨機(jī)存取存儲(chǔ)器（RandomAccessMemory）：可以在任意時(shí)刻對(duì)任意存儲(chǔ)單元進(jìn)行讀寫操作。

SRAM—靜態(tài)存儲(chǔ)器 （集成度高，存取速度快，功耗極低）

DRAM—?jiǎng)討B(tài)存儲(chǔ)器 （存儲(chǔ)單元結(jié)構(gòu)簡(jiǎn)單，集成度遠(yuǎn)大于SRAM，但其應(yīng)用較復(fù)雜，存取速度相對(duì)較慢）RAM（根據(jù)電路結(jié)構(gòu))半導(dǎo)體存儲(chǔ)器的分類（按功能和存取方式）（根據(jù)數(shù)據(jù)寫入方式)12/27/2022291.基本電流鏡及比例電流源

基本電流鏡及比例電流源電路如圖6-2所示。圖6-2基本電流鏡及比例電流源

12/27/202230D/A轉(zhuǎn)換器的類型(分類）：4類12/27/202231

6.3.1D/A轉(zhuǎn)換器原理D/A轉(zhuǎn)換器的原理框圖如下圖6-15所示。其中，b1～bN為N位數(shù)字量輸入，Uref為參考電壓。輸出模擬量為：Uo=KDUref，K為比例因子，D為：

故，

12/27/202232

2.D/A轉(zhuǎn)換器的主要技術(shù)指標(biāo)

1)代表精度的指標(biāo)——位數(shù)(bit數(shù))——分辨率

階梯波臺(tái)階電壓：2)代表速度的指標(biāo)——轉(zhuǎn)換時(shí)間——時(shí)鐘頻率即從數(shù)字信號(hào)輸入D/A轉(zhuǎn)換器到輸出電壓達(dá)到穩(wěn)態(tài)值所需要時(shí)間，該時(shí)間決定了D/A轉(zhuǎn)換器的轉(zhuǎn)換速度。實(shí)際上，D/A轉(zhuǎn)換要按時(shí)鐘節(jié)拍工作。通常用最高時(shí)鐘頻率來表達(dá)D/A轉(zhuǎn)換器的工作速度。3)靜態(tài)誤差所謂靜態(tài)誤差，是與時(shí)間無關(guān)，反映靜態(tài)工作時(shí)實(shí)際模擬輸出接近理想模擬輸出的程度。通常有失調(diào)誤差、增益誤差、非線性誤差等。12/27/202233

6.4.2A/D轉(zhuǎn)換器的分類及應(yīng)用

A/D轉(zhuǎn)換器的類型很多，如下圖所示：有高速并行FlashA/D，有速度與精度折中較好的流水線A/D，有適用于數(shù)字電壓表的雙斜率積分式A/D，也有適用范圍很廣的逐次比較式A/D等。

圖6-38A/D轉(zhuǎn)換器類型12/27/2022342.A/D轉(zhuǎn)換器的原理及特性數(shù)字化過程一般包括以下三個(gè)步驟：·取樣保持(S/H)：要是獲取模擬信號(hào)某一時(shí)刻的樣品，并在一定時(shí)間內(nèi)保持這個(gè)樣品值不變?！ち炕簩⑷〉脴悠分盗炕癁橛谩?”、“1”表示的數(shù)字量?！ぞ幋a：將量化后的數(shù)字量按一定規(guī)則編碼成數(shù)據(jù)流，以便進(jìn)一步存儲(chǔ)與處理。12/27/202235圖中，量化器就是一系列加不同參考電平的電壓比較器，當(dāng)輸入電壓高于該比較器的參考電平Uref時(shí)，比較器輸出的數(shù)字量為“1”；低于參考電平Uref時(shí)，輸出為“0”。圖6-36A/D轉(zhuǎn)換器的原理框圖12/27/202236按集成度(PLD)分類可編程邏輯器件的分類12/27/202237主要包括：PROM、PLA、PAL、GAL四種器件。1、低密度可編程邏輯器件（LDPLD）結(jié)構(gòu)特點(diǎn)：(1)、PROM（可編程只讀存儲(chǔ)器），其內(nèi)部結(jié)構(gòu)是由“與陣列”和“或陣列”組成，其中“與陣列”固定，“或陣列”可編程，可以實(shí)現(xiàn)任何“以積之和”形式表示的組合邏輯。(2)、PLA（可編程邏輯陣列），也是基于“與-或陣列”，其“與陣列”固定和“或陣列”都可編程。12/27/202238(3)、PAL（可編程陣列邏輯），也是基于“與-或陣列”，其“與陣列”是可編程、“或陣列”固定連接。(4)、GAL（通用可編程陣列邏輯），是在PAL的基礎(chǔ)上增加了一個(gè)可編程的輸出邏輯宏單元OLMC，通過對(duì)OLMC配置可以得到多種形式的輸出和反饋。另，GAL器件普遍采用EEPROM的浮柵工藝，具有可擦除、可重新編程的能力。12/27/202239主要包括：CPLD、FPGA兩種器件。2、高密度可編程邏輯器件（HDPLD）(1)、CPLD(ComplexProgrammableDevice)

，復(fù)雜可編程邏輯器件。其主體也是“與-或陣列”，并以可編程邏輯單元為基礎(chǔ)，可編程連線集中在一個(gè)全局布線區(qū)

。(2)、FPGA(FieldProgrammableGateArray)，現(xiàn)場(chǎng)可編程門陣列。具有門陣列的結(jié)構(gòu)形式，它由許多邏輯功能塊排成陣列組成，可編程連線分布在陣列通道區(qū)。結(jié)構(gòu)特點(diǎn)：12/27/202240CPLD組成部分：1.通用邏輯塊、2.可編程全局布線區(qū)3.輸入/輸出單元、4.輸出布線區(qū)、5.時(shí)鐘分配網(wǎng)絡(luò)。12/27/202241FPGA組成部分：1.可編程邏輯塊、2.可編程輸入/輸出單元、3.可編程布線資源、4.嵌入式塊RAM、5.底層嵌入功能單元。12/27/202242二、CPLD/FPGA的設(shè)計(jì)流程：設(shè)計(jì)輸入（原理圖/HDL文本）邏輯綜合CPLD/FPGA布線適配CPLD/FPGA編程下載硬件測(cè)試功能仿真時(shí)序仿真12/27/202243又稱前仿真，不考慮信號(hào)延時(shí)等因素，將源代碼文件直接送到仿真器中仿真，驗(yàn)證電路是否符合設(shè)計(jì)要求。1、功能仿真

又稱后仿真，將布線適配后產(chǎn)生的網(wǎng)表文件送到仿真器中仿真。是在完成布線適配后進(jìn)行的飽含定時(shí)關(guān)系的仿真，精度較高。2、時(shí)序仿真12/27/202244CPLD的編程方式：1、浮柵工藝編程：EPROM、EEPROM工藝，其基本結(jié)構(gòu)是一個(gè)浮柵管，相當(dāng)于一個(gè)電子開關(guān)。前者用紫外線擦除，后者用一定幅度的電脈沖擦除。(可反復(fù))2、熔絲工藝編程：在需要編程的節(jié)點(diǎn)上設(shè)置熔絲開關(guān)。未編程時(shí)，節(jié)點(diǎn)熔絲保持連接；需要編程時(shí)，在節(jié)點(diǎn)燒斷熔絲。（一次性）五、AlteraCPLD/FPGA的編程和配置（一）、編程方式12/27/202245FPGA的編程方式：1、反熔絲工藝編程：主要通過擊穿介質(zhì)達(dá)到連通線路。未編程時(shí)，處于開路狀態(tài)；編成時(shí)，在兩端加電壓，擊穿反熔絲介質(zhì)，形成通路，多路開關(guān)反熔絲結(jié)構(gòu)

。（一次性）2、SRAM方式編程：通過對(duì)芯片的SRAM加載不同的配置數(shù)據(jù)，改變各邏輯塊相互之間的連線關(guān)系，從而改變芯片邏輯功能，叫SRAM查找表結(jié)構(gòu)。（可反復(fù)）12/27/202246定義：配置又稱加載，是對(duì)FPGA進(jìn)行編程的一個(gè)過程。每次上電后需要進(jìn)行配置是FPGA基于SRAM工藝的一個(gè)特點(diǎn)。（二）、AlteraFPGA的配置方式AlteraFPGA的配置方式有三種：1、主動(dòng)方式2、被動(dòng)方式3、JTAG方式12/27/202247在FPGA正常工作時(shí)，配置數(shù)據(jù)存儲(chǔ)在SRAM單元中，這個(gè)SRAM單元也被稱為配置存儲(chǔ)器。由于SRAM是易失性存儲(chǔ)器，因此FPGA在上電之后，外部電路需要將配置數(shù)據(jù)重新載入到片內(nèi)的配置RAM中。在芯片配置完成之后，內(nèi)部的寄存器以及I/O管腳必須進(jìn)行初始化。等到初始化完成以后，芯片才會(huì)按照用戶設(shè)計(jì)的功能常工作，即進(jìn)入用戶模式。（三）、AlteraFPGA配置過程一個(gè)器件完整的配置過程將經(jīng)歷：

復(fù)位、配置和初始化等3個(gè)過程。12/27/202248

AlteraFPGA配置周期的波形從圖中可以清楚地看到FPGA上電以后首先進(jìn)入配置摸式(Configuration)，在最后一個(gè)配置數(shù)據(jù)載入到FPGA以后，進(jìn)入初始化模式(Initialization)在初始化完成以后，隨即進(jìn)入用戶模式(User-made)。在配置模式和初始化模式下，F(xiàn)PGA的用戶I/0處于高阻態(tài)(或者內(nèi)部弱上拉狀態(tài))，當(dāng)進(jìn)入用戶模式下，用戶I/0就將按服用戶設(shè)定的功能工作。12/27/202249各管腳說明（AS為例）：nSTATUS：配置狀態(tài)CONF_DONE：配置完成輸出端nCONFIG：配置控制輸入端上面三個(gè)通過上拉電阻接高電平（VCC）DATA0：配置到器件的數(shù)據(jù)輸入端DCLK：時(shí)鐘ASD0：AS控制信號(hào)Cyclone系列FPGA12/27/202250各管腳說明（AS為例）：nCE：級(jí)聯(lián)配置（放在第一級(jí)接地，放在中間接前一級(jí)nCE0）nCE0：級(jí)聯(lián)配置輸出（在第一級(jí)和最后一級(jí)懸空）

AlteraCyclone系列FPGA芯片介紹MSEL0、MSEL1：模式選擇引腳。主動(dòng)串行（AS）配置：MSEL0=0、MSEL1=0被動(dòng)串行（PS）配置：MSEL0=1、MSEL1=0Cyclone系列FPGA12/27/202251Altera