EDA實(shí)訓(xùn)教程課件

一、現(xiàn)代EDA工程概述§1.1EDA技術(shù)簡(jiǎn)介

（一）、什么是EDA？

ElectronicDesignAutomation

即電子設(shè)計(jì)自動(dòng)化。（二）、EDA技術(shù)發(fā)展的三個(gè)階段：1、早期電子CAD階段2、計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段3、電子設(shè)計(jì)自動(dòng)化(EDA)階段一、現(xiàn)代EDA工程概述§1.1EDA技術(shù)簡(jiǎn)介（一）1（三）、EDA的廣義定義范圍包括：1、半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；2、可編程器件設(shè)計(jì)自動(dòng)化；3、電子系統(tǒng)設(shè)計(jì)自動(dòng)化；4、印刷電路板設(shè)計(jì)自動(dòng)化；PROTELDXP20045、仿真與測(cè)試、故障診斷自動(dòng)化；6、形式驗(yàn)證自動(dòng)化。以上各部分統(tǒng)稱為EDA工程（三）、EDA的廣義定義范圍包括：1、半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；2以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊唐骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的新技術(shù)。

(四)、EDA技術(shù)的狹義定義：以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言3二、proteldxp2004簡(jiǎn)介內(nèi)容：使用PROTELDXP進(jìn)行一般電子線路原理圖繪制和印刷電路板（PCB:PRINTEDCIRCUITBOARD）設(shè)計(jì)重點(diǎn)掌握兩個(gè)流程：即1.原理圖設(shè)計(jì)流程2.PCB制作流程二、proteldxp2004簡(jiǎn)介內(nèi)容：4三、狹義EDA技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷≒LD:ProgrammableLogicDevice）描述方式：硬件描述語言（HDL:HarddescripationLauguage)VHDL、VerlogHDL等設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)三、狹義EDA技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)模可編程邏輯器件5（一）、EDA設(shè)計(jì)流程及具體過程

回顧：EDA技術(shù)的四大要素1.大規(guī)模可編程邏輯器件，是進(jìn)行電子系統(tǒng)設(shè)計(jì)的硬件載體；2.硬件描述語言，主要的邏輯表達(dá)手段；3.軟件開發(fā)工具，智能化的集成開發(fā)環(huán)境；4.實(shí)驗(yàn)開發(fā)系統(tǒng)，是硬件驗(yàn)證工具。（一）、EDA設(shè)計(jì)流程及具體過程回顧：EDA6原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)的配置4、OTP器件編程

功能仿真1、FPGA／CPLD設(shè)計(jì)流程應(yīng)用FPGA/CPLD的EDA開發(fā)一般流程:*(JointtestactionGroup)聯(lián)合測(cè)試行為組織

原理圖/VHDL文本編輯綜合FPGA/CPLDFPGA/CP7設(shè)計(jì)輸入編譯修改設(shè)計(jì)仿真與定時(shí)分析管腳編輯硬件測(cè)試再編譯編程下載2、Maxplus設(shè)計(jì)流程及具體過程設(shè)計(jì)輸入編譯修改設(shè)計(jì)仿真與定時(shí)分析管腳編輯硬件測(cè)試再編譯編程8圖形或HDL編輯器3、MAX+plusII具體設(shè)計(jì)過程編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配延時(shí)網(wǎng)表提取、編程文件匯編編程器設(shè)計(jì)輸入綜合或編輯適配器件下載仿真圖形或HDL3、MAX+plusII具體設(shè)計(jì)過程編譯網(wǎng)表提9黑色方框部分為編譯主控界面

黑色方框部分為編譯主控界面

10(一)、設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入

圖形輸入

原理圖輸入波形圖輸入4、MAX+plusII概述

狀態(tài)圖輸入(一)、設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入112.

HDL文本輸入1.1設(shè)計(jì)輸入(原理圖／HDL文本編輯)

這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

可以說，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。2.HDL文本輸入1.1設(shè)計(jì)輸入(原理圖／HDL文本編12（二）、綜合

整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，成為相應(yīng)互的映射關(guān)系。（二）、綜合整個(gè)綜合過程就是將設(shè)計(jì)者在EDA13（三）、適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。（三）、適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合14（四）、時(shí)序仿真與功能仿真時(shí)序仿真功能仿真

就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。

是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉及任何具體器件的硬件特性。（四）、時(shí)序仿真與功能仿真時(shí)序仿真功能仿真就是接15（五）、

編程下載

通常，將對(duì)CPLD的下載稱為編程(Program)，對(duì)FPGA中的SRAM進(jìn)行直接下載的方式稱為配置(Configure)，但對(duì)于OTPFPGA的下載和對(duì)FPGA的專用配置ROM的下載仍稱為編程。

FPGA與CPLD的辨別和分類主要是根據(jù)其結(jié)構(gòu)特點(diǎn)和工作原理。通常的分類方法是：將以乘積項(xiàng)結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為CPLD，如Lattice的ispLSI系列、Xilinx的XC9500系列、Altera的MAX7000S系列和Lattice(原Vantis)的Mach系列等。將以查表法結(jié)構(gòu)方式構(gòu)成邏輯行為的器件稱為FPGA，如Xilinx的SPARTAN系列、Altera的FLEX10K或ACEX1K系列等。（五）、編程下載通常，將對(duì)CPLD的下載稱為編程16（六）、

硬件測(cè)試

最后是將含有載入了設(shè)計(jì)的FPGA或CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。（六）、硬件測(cè)試最后是將含有載入了設(shè)計(jì)的F175.0.5設(shè)計(jì)中的設(shè)計(jì)實(shí)體文件5.0.5設(shè)計(jì)中的設(shè)計(jì)實(shí)體文件18問題:設(shè)計(jì)過程中的“兩次仿真”和“三次驗(yàn)證”分別指什么？問題:設(shè)計(jì)過程中的“兩次仿真”和“三次驗(yàn)證”分別指什么？19一、現(xiàn)代EDA工程概述§1.1EDA技術(shù)簡(jiǎn)介

（一）、什么是EDA？

ElectronicDesignAutomation

即電子設(shè)計(jì)自動(dòng)化。（二）、EDA技術(shù)發(fā)展的三個(gè)階段：1、早期電子CAD階段2、計(jì)算機(jī)輔助工程設(shè)計(jì)CAE階段3、電子設(shè)計(jì)自動(dòng)化(EDA)階段一、現(xiàn)代EDA工程概述§1.1EDA技術(shù)簡(jiǎn)介（一）20（三）、EDA的廣義定義范圍包括：1、半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；2、可編程器件設(shè)計(jì)自動(dòng)化；3、電子系統(tǒng)設(shè)計(jì)自動(dòng)化；4、印刷電路板設(shè)計(jì)自動(dòng)化；PROTELDXP20045、仿真與測(cè)試、故障診斷自動(dòng)化；6、形式驗(yàn)證自動(dòng)化。以上各部分統(tǒng)稱為EDA工程（三）、EDA的廣義定義范圍包括：1、半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化；21以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊唐骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線、邏輯仿真，直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T多學(xué)科融合的新技術(shù)。

(四)、EDA技術(shù)的狹義定義：以大規(guī)模可編程邏輯器件為設(shè)計(jì)載體，以硬件描述語言22二、proteldxp2004簡(jiǎn)介內(nèi)容：使用PROTELDXP進(jìn)行一般電子線路原理圖繪制和印刷電路板（PCB:PRINTEDCIRCUITBOARD）設(shè)計(jì)重點(diǎn)掌握兩個(gè)流程：即1.原理圖設(shè)計(jì)流程2.PCB制作流程二、proteldxp2004簡(jiǎn)介內(nèi)容：23三、狹義EDA技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)模可編程邏輯器件（PLD:ProgrammableLogicDevice）描述方式：硬件描述語言（HDL:HarddescripationLauguage)VHDL、VerlogHDL等設(shè)計(jì)工具：開發(fā)軟件、開發(fā)系統(tǒng)硬件驗(yàn)證：實(shí)驗(yàn)開發(fā)系統(tǒng)三、狹義EDA技術(shù)的主要內(nèi)容實(shí)現(xiàn)載體：大規(guī)?？删幊踢壿嬈骷?4（一）、EDA設(shè)計(jì)流程及具體過程

回顧：EDA技術(shù)的四大要素1.大規(guī)模可編程邏輯器件，是進(jìn)行電子系統(tǒng)設(shè)計(jì)的硬件載體；2.硬件描述語言，主要的邏輯表達(dá)手段；3.軟件開發(fā)工具，智能化的集成開發(fā)環(huán)境；4.實(shí)驗(yàn)開發(fā)系統(tǒng)，是硬件驗(yàn)證工具。（一）、EDA設(shè)計(jì)流程及具體過程回顧：EDA25原理圖/VHDL文本編輯綜合FPGA/CPLD適配FPGA/CPLD編程下載FPGA/CPLD器件和電路系統(tǒng)時(shí)序與功能門級(jí)仿真1、功能仿真2、時(shí)序仿真邏輯綜合器結(jié)構(gòu)綜合器1、isp方式下載2、JTAG方式下載3、針對(duì)SRAM結(jié)構(gòu)的配置4、OTP器件編程

功能仿真1、FPGA／CPLD設(shè)計(jì)流程應(yīng)用FPGA/CPLD的EDA開發(fā)一般流程:*(JointtestactionGroup)聯(lián)合測(cè)試行為組織

原理圖/VHDL文本編輯綜合FPGA/CPLDFPGA/CP26設(shè)計(jì)輸入編譯修改設(shè)計(jì)仿真與定時(shí)分析管腳編輯硬件測(cè)試再編譯編程下載2、Maxplus設(shè)計(jì)流程及具體過程設(shè)計(jì)輸入編譯修改設(shè)計(jì)仿真與定時(shí)分析管腳編輯硬件測(cè)試再編譯編程27圖形或HDL編輯器3、MAX+plusII具體設(shè)計(jì)過程編譯網(wǎng)表提取、數(shù)據(jù)庫建立、邏輯綜合、邏輯分割、適配延時(shí)網(wǎng)表提取、編程文件匯編編程器設(shè)計(jì)輸入綜合或編輯適配器件下載仿真圖形或HDL3、MAX+plusII具體設(shè)計(jì)過程編譯網(wǎng)表提28黑色方框部分為編譯主控界面

黑色方框部分為編譯主控界面

29(一)、設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入

圖形輸入

原理圖輸入波形圖輸入4、MAX+plusII概述

狀態(tài)圖輸入(一)、設(shè)計(jì)輸入(原理圖／HDL文本編輯)1.圖形輸入302.

HDL文本輸入1.1設(shè)計(jì)輸入(原理圖／HDL文本編輯)

這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語言編輯輸入基本一致。就是將使用了某種硬件描述語言(HDL)的電路設(shè)計(jì)文本，如VHDL或Verilog的源程序，進(jìn)行編輯輸入。

可以說，應(yīng)用HDL的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和發(fā)展打開了一個(gè)廣闊的天地。2.HDL文本輸入1.1設(shè)計(jì)輸入(原理圖／HDL文本編31（二）、綜合

整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來，成為相應(yīng)互的映射關(guān)系。（二）、綜合整個(gè)綜合過程就是將設(shè)計(jì)者在EDA32（三）、適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如JEDEC、Jam格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD芯片)必須屬于原綜合器指定的目標(biāo)器件系列。邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。（三）、適配適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合33（四）、時(shí)序仿真與功能仿真時(shí)序仿真功能仿真

就是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，因而，仿真精度高。

是直接對(duì)VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求的過程，仿真過程不涉