可編程邏輯器件原理與應用教學大綱

可編程邏輯器件原理與應用教學大綱課程中文名稱：可編程邏輯器件原理與應用課程英文名稱：PrincipleandApplicationofProgrammableLogicDevice課程編號：C1400學分：2學時：32（其中：講課學時：32實驗學時：0實踐學時：0）先修課程：電路原理、電子技術基礎、電子實驗、電子線路設計等適用專業(yè)：智能電網(wǎng)信息工程課程類別：專業(yè)拓展課/選修使用教材：《電子線路設計實驗指導書》自編開課單位：電氣與新能源學院一、課程性質(zhì)本課程是智能電網(wǎng)信息工程專業(yè)的專業(yè)拓展課，它主要講述使用可編程邏輯器件設計電路?？删幊踢壿嬈骷陔姍C調(diào)速、電力諧波檢測、電氣設備控制、并行處理、邏輯運算中有廣泛應用。二、教學目標1.本課程支撐專業(yè)培養(yǎng)計劃中畢業(yè)要求1：能夠?qū)?shù)學和物理等自然科學、工程基礎知識、電氣工程及相關領域?qū)I(yè)知識用于解決復雜工程問題。2.本課程支撐專業(yè)培養(yǎng)計劃中畢業(yè)要求4：能夠基于科學原理并采用科學方法，對智能電網(wǎng)有關的復雜工程問題進行研究，包括設計實驗、分析與解釋數(shù)據(jù)，并通過信息綜合得到合理有效的結論。3.本課程支撐專業(yè)培養(yǎng)計劃中畢業(yè)要求5：能夠針對智能電網(wǎng)有關的復雜工程問題，開發(fā)、選擇和使用恰當?shù)募夹g、資源、現(xiàn)代工程工具和信息技術工具，對復雜工程問題進行分析、預測與模擬。三、教學內(nèi)容及要求第1章FPGA簡介、開發(fā)軟件、VHDL設計入門教學內(nèi)容：課程概述，了解FPGA的發(fā)展現(xiàn)狀，EDA技術的應用領域。學習QuartusII軟件的使用方法，熟悉DE2-115開發(fā)裝置，VHDL設計入門。學習目標：通過授課與實踐，讓學生達到下列知識目標點：（1）EDA技術與其他學科的關系。（2）EDA技術發(fā)展概況及應用領域。（3）能夠使用EDA軟件及DE2-115開發(fā)裝置，能夠利用VHDL設計簡單電路。教學重點：EDA技術與電子學、計算機學科和控制理論三個學科的交叉關系，EDA技術的發(fā)展史及其應用的領域，VHDL編程。教學難點：無教學方法與手段：本章內(nèi)容屬于概述性和入門級的知識，主要采用講授與實踐結合的教學方法，以教師為主導，學生為主體，思維和實踐訓練為主線。通過教師講解課程的發(fā)展歷史、應用，激發(fā)學習興趣。通過應用實例學習QuartusII軟件的使用方法，熟悉開發(fā)裝置，會用VHDL設計簡單程序。教學時數(shù)：4作業(yè)安排：本章習題1-3題第2章邏輯電路、時序電路設計教學內(nèi)容：利用VHDL設計邏輯電路、時序電路。學習目標：通過授課與實踐，讓學生達到下列知識目標點：（1）利用FPGA設計電路；（2）掌握VHDL編程技巧；教學重點：VHDL編程。教學難點：無教學方法與手段：主要采用講授與實踐結合的教學方法，以教師為主導，學生為主體，思維和實踐訓練為主線。正確使用開發(fā)裝置，會用VHDL設計電路。教學時數(shù)：4作業(yè)安排：本章習題1-3題第3章雙向口、狀態(tài)機教學內(nèi)容：利用VHDL設計雙向口、狀態(tài)機。學習目標：通過本章的學習，使學生掌握VHDL設計技巧。教學重點：VHDL編程。教學難點：無教學方法與手段：主要采用講授與實踐結合的教學方法，以教師為主導，學生為主體，思維和實踐訓練為主線。會用VHDL設計電路。教學時數(shù)：4作業(yè)安排：本章習題1-3題第4章分頻器、計數(shù)器、譯碼器教學內(nèi)容：學習利用VHDL設計分頻器、計數(shù)器、譯碼器。學習目標：通過本章的學習，使學生掌握VHDL設計方法與技巧，能夠使用VHDL設計數(shù)字電路。教學重點：分頻器、計數(shù)器、譯碼器的設計，使學生掌握VHDL設計方法與技巧。教學難點：無教學方法與手段：主要采用講授與實踐結合的教學方法，以教師為主導，學生為主體，思維和實踐訓練為主線。使用VHDL設計分頻器、計數(shù)器、譯碼器，生成元件后，頂層使用圖形方式連接幾個元件。教學時數(shù)：4作業(yè)安排：本章習題1-3題第5章嵌入式邏輯分析儀教學內(nèi)容：學習在FPGA芯片里使用嵌入式邏輯分析儀。學習目標：通過本章的學習，使學生會使用嵌入式邏輯分析儀，掌握VHDL設計技巧。教學重點：嵌入式邏輯分析儀的使用，VHDL編程。教學難點：無教學方法與手段：主要采用講授與實踐結合的教學方法，以教師為主導，學生為主體，思維和實踐訓練為主線。正確使用嵌入式邏輯分析儀，會使用VHDL設計電路。教學時數(shù)：4作業(yè)安排：本章習題1-3題第6章數(shù)字鐘綜合設計教學內(nèi)容：利用VHDL設計數(shù)字鐘。學習目標：通過本章的學習，使學生掌握VHDL設計方法與技巧，能夠使用VHDL設計數(shù)字系統(tǒng)。教學重點：數(shù)字鐘綜合設計，使學生掌握VHDL設計方法與技巧。教學難點：無教學方法與手段：以學生為主體，根據(jù)自己的情況獨立設計，每個學生要有自己的想法，鼓勵創(chuàng)新。使用VHDL設計一個電子系統(tǒng)。教學時數(shù)：12作業(yè)安排：本章習題1-3題四、學時分配及對畢業(yè)要求指標點的支撐章節(jié)教學內(nèi)容支撐的畢業(yè)要求指標點學時分配講課實驗實踐第1章FPGA簡介、開發(fā)軟件、VHDL設計入門課程概述，了解FPGA的發(fā)展現(xiàn)狀，EDA技術的應用領域。學習QuartusII軟件的使用方法，熟悉DE2-115開發(fā)裝置，VHDL設計入門。1、5400第2章邏輯電路、時序電路設計利用VHDL設計邏輯電路、時序電路。1、5400第3章雙向口、狀態(tài)機利用VHDL設計雙向口、狀態(tài)機。1、5400第4章分頻器、計數(shù)器、譯碼器學習利用VHDL設計分頻器、計數(shù)器、譯碼器。1、4、5400第5章嵌入式邏輯分析儀學習在FPGA芯片里使用嵌入式邏輯分析儀。1、4、5400第5章數(shù)字鐘綜合設計利用VHDL設計數(shù)字鐘。1、4、51200合計32五、考核方式及成績評定標準1.課程考核方式考核方式包括平時及作業(yè)情況考查和綜合設計考查。2.課程成績評定標準課程成績=平時及作業(yè)考核成績×50%+綜合設計成績×50%。成績的具體構成如下：考核形式分值考核細則平時及作業(yè)成績50%平時作業(yè)20布置15-20個課后作業(yè)，作業(yè)嚴格按要求并及時完成；書寫清晰、邏輯性強，沒有抄襲情況。課堂點名及課堂表現(xiàn)15課堂點名回答問題，要求基本概念清晰，解決問題的方案正確、合理，能提出不同的解決問題方案，積極參與課堂交流，能組織同組學生進行討論學習。課堂討論15根據(jù)教師提出的討論話題，學生分組討論，要求基本概念清晰，解決問題的方案正確、合理，能提出不同的解決問題方案，積極參與課堂交流。綜合設計50%綜合設計50綜合設計包括基本數(shù)字鐘、秒表、鬧鐘設計，以綜合設計成績的50%計入課程總成績?？己藢W生在可編程邏輯技術領域的基本知識與技能。

《可編程邏輯器件原理與應用》課程簡介課程中文名稱：可編程邏輯器件原理與應用課程英文名稱：PrincipleandApplicationofProgrammableLogicDevice課程編號：C1400學分：2學時：32（其中：講課學時：32實驗學時：實踐學時：）先修課程：電路原理、電子技術基礎、電子實驗、電子線路設計等適用專業(yè)：智能電網(wǎng)信息工程內(nèi)容提要：本課程主要學習可編程器件的設計與應用技術：FPGA簡介、開發(fā)軟件的使用、VHDL設計入門，邏輯電路、時序電路、雙向口、狀態(tài)機設計、分頻器、計數(shù)器、譯碼器的設計，嵌入式邏輯分析儀的使用方法，數(shù)字鐘綜合設計。通過課程的學習，學生應該掌握