數(shù)字邏輯第5章(1)觸發(fā)器及分析

第五章同步時(shí)序電路的分析5.1時(shí)序電路概述5.2雙穩(wěn)態(tài)元件——鎖存器和觸發(fā)器5.3同步時(shí)序電路的分析5.1時(shí)序電路概述第四章中，我們介紹了組合電路的邏輯分析與設(shè)計(jì)。

組合電路是指電路在任何時(shí)刻產(chǎn)生的穩(wěn)態(tài)輸出僅僅取決于該時(shí)刻輸入變量取值組合，而與過去的輸入值無(wú)關(guān)。組合電路的特點(diǎn)：（1）由邏輯門電路組成，不含任何記憶元件。（2）信號(hào)是單向傳輸?shù)?，不存任何反饋回路?/p>

時(shí)序電路與組合電路有本質(zhì)上的區(qū)別。時(shí)序電路在任何時(shí)刻產(chǎn)生的穩(wěn)態(tài)輸出不僅取決于該時(shí)刻電路的輸入，而且與過去的輸入所產(chǎn)生的電路狀態(tài)有關(guān)。因此，時(shí)序電路必須具有記憶能力，用存儲(chǔ)電路保存電路狀態(tài)。所謂時(shí)序，是指電路的狀態(tài)與時(shí)間順序有密切聯(lián)系，電路狀態(tài)的變化（預(yù)定的操作）是按時(shí)間順序逐個(gè)進(jìn)行的。組合邏輯電路存儲(chǔ)電路5.1.1時(shí)序電路的一般結(jié)構(gòu)從圖中可看出，時(shí)序電路由組合電路和存儲(chǔ)電路兩部分構(gòu)成，通過反饋回路將兩部分連成一個(gè)整體。站在不同的角度，信號(hào)的含義有所不同。組合邏輯電路存儲(chǔ)電路時(shí)序電路的一般結(jié)構(gòu)外部輸入內(nèi)部輸入外部輸出內(nèi)部輸出外部輸出函數(shù)：內(nèi)部輸出（激勵(lì)）函數(shù)：組合邏輯電路存儲(chǔ)電路時(shí)序電路的一般結(jié)構(gòu)存儲(chǔ)電路輸出存儲(chǔ)電路輸入（激勵(lì)、控制）組合邏輯電路存儲(chǔ)電路時(shí)序電路的一般結(jié)構(gòu)從狀態(tài)的角度看外部狀態(tài)內(nèi)部狀態(tài)，即時(shí)序電路的狀態(tài)，簡(jiǎn)稱狀態(tài)。對(duì)時(shí)序電路的研究，就是通過輸入的變化規(guī)律，找出狀態(tài)的變化規(guī)律，得到輸出的變化規(guī)律。一般用現(xiàn)態(tài)Q(t)和次態(tài)Q(t+1)來(lái)描述狀態(tài)的改變。現(xiàn)態(tài)Q(t)——變化前的狀態(tài)次態(tài)Q(t+1)——變化后的狀態(tài)Q(t)Q(t+1)時(shí)鐘5.1.2時(shí)序電路的分類組合變換存儲(chǔ)電路組合電路控制脈沖：當(dāng)整個(gè)存儲(chǔ)電路在一個(gè)CP控制下工作時(shí)，稱為同步時(shí)序電路，若在兩個(gè)以上或沒有CP控制，則稱為異步時(shí)序電路。輸出函數(shù)：5.1.3時(shí)序電路的描述方法次態(tài)方程激勵(lì)方程輸出方程組合變換存儲(chǔ)電路組合電路次態(tài)真值表輸入現(xiàn)態(tài)次態(tài)……次態(tài)卡諾圖次態(tài)真值表的卡諾圖形式。狀態(tài)表狀態(tài)轉(zhuǎn)移表的簡(jiǎn)稱，用表格的形式反映現(xiàn)態(tài)、輸入、輸出、次態(tài)的關(guān)系。輸入X現(xiàn)態(tài)Q(t)01ABCDBCDADABC次態(tài)Q(t+1)無(wú)外部輸出的狀態(tài)表輸入X現(xiàn)態(tài)Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次態(tài)Q(t+1)/輸出ZMealy型狀態(tài)表輸入X現(xiàn)態(tài)Q(t)01輸出ZABCDBCDADABC0001Moore型狀態(tài)表次態(tài)Q(t+1)狀態(tài)圖狀態(tài)圖是狀態(tài)表的圖形表示方式，直觀。AB0/0Mealy型現(xiàn)態(tài)次態(tài)轉(zhuǎn)換條件輸出狀態(tài)轉(zhuǎn)換方向讀圖（表）次序：現(xiàn)態(tài)→輸入→輸出→次態(tài)A/0B0Moore型狀態(tài)轉(zhuǎn)換方向現(xiàn)態(tài)轉(zhuǎn)換條件次態(tài)輸出讀圖（表）次序：現(xiàn)態(tài)→輸出→輸入→次態(tài)輸入X現(xiàn)態(tài)Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次態(tài)Q(t+1)/輸出ZMealy型狀態(tài)表輸入X現(xiàn)態(tài)Q(t)01輸出ZABCDBCDADABC0001Moore型狀態(tài)表次態(tài)Q(t+1)ACBD0/00/00/00/11/11/01/01/0狀態(tài)圖A/0C/0B/0D/1轉(zhuǎn)換條件的變量形式。狀態(tài)圖5.2雙穩(wěn)態(tài)元件——鎖存器和觸發(fā)器雙穩(wěn)態(tài)元件是一種具有記憶功能的電子器件，通常指鎖存器和觸發(fā)器。具有如下特點(diǎn)：1.有兩個(gè)互補(bǔ)的輸出端Q和2.有兩個(gè)穩(wěn)定狀態(tài)。Q=1稱為“1”狀態(tài)；Q=0稱為“0”狀態(tài)。當(dāng)輸入信號(hào)不發(fā)生變化時(shí)，輸出狀態(tài)穩(wěn)定不變。3.在一定輸入信號(hào)作用下，可從一個(gè)穩(wěn)定狀態(tài)轉(zhuǎn)移到另一個(gè)穩(wěn)定狀態(tài)。4.輸入信號(hào)作用前的狀態(tài)稱為現(xiàn)態(tài)，記作：Qt輸入信號(hào)作用后的狀態(tài)稱為次態(tài)，記作：Qt+1鎖存器和觸發(fā)器的區(qū)別：鎖存器利用電平控制數(shù)據(jù)的輸入；觸發(fā)器利用脈沖或邊沿控制數(shù)據(jù)的輸入。雙穩(wěn)態(tài)元件按其數(shù)據(jù)輸入端的名稱分為SR型、JK型、D型和T型。鎖存器和觸發(fā)器是時(shí)序電路中的關(guān)鍵元件，要求掌握其外部特性和邏輯功能5.2.1基本S—R鎖存器（Set—ResetLatch）11Q/Q101由一對(duì)非門構(gòu)成的雙穩(wěn)態(tài)電路。有兩個(gè)穩(wěn)態(tài)。11Q/Q11Q/Q01但這兩個(gè)穩(wěn)態(tài)不能受控，需增加輸入端。不允許由或非門構(gòu)成的S—R鎖存器SRQ/Q00011011保持不變011000功能表SRQ(t)Q(t+1)000001010011100101110111010011dd簡(jiǎn)化次態(tài)真值表SRQ(t+1)00011011Q(t)01dSRQ(t)Q(t+1)000001010011100101110111010011dd次態(tài)真值表SRQ(t)0001111001Q(t+1)次態(tài)卡諾圖次態(tài)方程（特性方程、狀態(tài)方程）SRQ時(shí)序圖邏輯符號(hào)SRQQ狀態(tài)圖（SR）01由與非門構(gòu)成的S—R鎖存器。11SR基本SR鎖存器的主要特點(diǎn)：1.結(jié)構(gòu)簡(jiǎn)單2.具有置0、置1和保持功能，狀態(tài)方程為：存在的問題：1.輸入直接影響輸出，給應(yīng)用帶來(lái)不便，抗干擾能力低。2.輸入端S、R之間有約束。不允許4.2.2基本/S—/R鎖存器由與非門構(gòu)成，輸入低有效。/S/RQ/Q00011011111001保持不變功能表/S/RQ(t+1)00011011d10Q簡(jiǎn)化次態(tài)真值表/S/RQ(t)0001111001Q(t+1)次態(tài)卡諾圖次態(tài)方程（特性方程、狀態(tài)方程）邏輯符號(hào)SRQQ在實(shí)際工作時(shí)，常常要求鎖存器按照一定的時(shí)間節(jié)拍工作，這就需要增加使能輸入端，當(dāng)使能輸入信號(hào)有效時(shí)，才允許輸入影響輸出。5.2.2帶使能端的S—R鎖存器為加強(qiáng)鎖存器的可控性，增加使能端。時(shí)序圖為避免邏輯沖突，R和S不允許同時(shí)為1。所以，仍未解決S、R之間的約束問題。當(dāng)EN有效時(shí)，簡(jiǎn)化狀態(tài)方程邏輯符號(hào)SENRQQ5.2.3D（延遲型）鎖存器它的結(jié)構(gòu)是在SR鎖存器的基礎(chǔ)上加一個(gè)非門而形成的。特性方程如下：或者，在SR特性方程的基礎(chǔ)上，用D代替S，用代替R，得到特性方程：ENDQ/Q10110d0110保持不變功能表根據(jù)狀態(tài)方程可作出狀態(tài)轉(zhuǎn)移真值表：EN有效時(shí)簡(jiǎn)化次態(tài)真值表簡(jiǎn)化次態(tài)真值表DQ(t+1)0101簡(jiǎn)化的狀態(tài)方程：Q(t+1)=D時(shí)序圖邏輯符號(hào)引起振蕩，產(chǎn)生“空翻現(xiàn)象”5.2.4J—K鎖存器（復(fù)合型鎖存器）SR鎖存器輸入端的約束條件，給應(yīng)用帶來(lái)麻煩，要求改進(jìn)。最簡(jiǎn)單的想法就是用鎖存器自身的狀態(tài)來(lái)封堵。下圖用J輸入端代替S端，用K輸入端代替R端。當(dāng)Q為0時(shí)，封住K門，打開J門，因?yàn)榇藭r(shí)無(wú)需復(fù)位操作；當(dāng)Q為1時(shí)，封住J門，打開K門，此時(shí)無(wú)需置位操作，復(fù)位操作無(wú)阻。功能表即使加上使能控制信號(hào)，也無(wú)法做到精確把握EN的事件寬度，即無(wú)法解決EN有效期間的空翻問題。當(dāng)J=K=EN=1時(shí)，產(chǎn)生空翻。帶使能輸入端的S—R鎖存器、D鎖存器、J—K鎖存器仍存在EN有效期間輸出隨輸入變化（甚至空翻）的問題，抗干擾性能較差。5.2.5主從J—K觸發(fā)器（74XX70/71/72/73）由主從兩組鎖存器組成，下面一組是主鎖存器，當(dāng)CP為1時(shí)，輸入信號(hào)J、K起作用。當(dāng)CP由1變?yōu)?時(shí)，將鎖存在主鎖存器的狀態(tài)輸入從鎖存器。這樣，一個(gè)完整的數(shù)據(jù)存儲(chǔ)，需要有一個(gè)完整脈沖的全過程，這個(gè)控制脈沖又稱為觸發(fā)脈沖，兩個(gè)鎖存器構(gòu)成的電路稱為觸發(fā)器（Flip—Flop）。觸發(fā)器：次態(tài)真值表（特性表）功能表注意：此表中CP的0或1代表脈沖的有無(wú)。次態(tài)卡諾圖Q(t+1)次態(tài)卡諾圖Q(t+1)狀態(tài)方程：JKQ(t+1)00011011Q01簡(jiǎn)化次態(tài)真值表簡(jiǎn)化次態(tài)卡諾圖（當(dāng)CP有效時(shí)）Q(t+1)簡(jiǎn)化狀態(tài)方程狀態(tài)圖（JK）01JKQ(t+1)00011011Q01簡(jiǎn)化次態(tài)真值表0001101100100111邏輯符號(hào)主從J—K觸發(fā)器的特點(diǎn)：1.主從結(jié)構(gòu)，無(wú)空翻，輸入之間無(wú)約束。2.存在一次變化問題，要求CP=1期間，輸入保持不變，所以抗干擾能力弱。關(guān)于一次性變化問題，可參見《數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程》——余孟嘗主編，高等教育出版社出版，P212。或答疑時(shí)探討。5.2.6負(fù)邊沿J—K觸發(fā)器（74XX112/113）功能表前面介紹的主從J—K觸發(fā)器要求一個(gè)完整的時(shí)鐘脈沖，且在其下降沿到來(lái)之前，輸入端J、K必須穩(wěn)定較長(zhǎng)時(shí)間。而邊沿觸發(fā)器能夠滿足輸入信號(hào)的建立時(shí)間和保持時(shí)間較短的要求，應(yīng)用更廣泛。邏輯符號(hào)當(dāng)CP為0時(shí)，3門和4門均被封住，其輸出為1。這時(shí)用與或非門組成的鎖存器處于穩(wěn)態(tài)，假設(shè)為0狀態(tài)，Q輸出0，輸出1。當(dāng)CP處于由0向1變化的上升沿時(shí)，首先使1門的左與門的輸入端為1，和為1的共同作用保證Q為0不變。雖然在CP為1狀態(tài)時(shí)，3門和4門均被打開，若此時(shí)J=K=1，則因?yàn)?，而3門輸出0，K門因Q為0而保持1。注意是由于CP為1的信號(hào)先于3門輸出的0信號(hào)，因此保證了Q端輸出為0不變。當(dāng)CP處于由1向0變化的下降沿時(shí)，由于CP的變化先于3門的輸出變化，而形成1門的兩個(gè)與門同時(shí)為0，1門輸出端Q為1。這個(gè)1與4門輸出的1共同使端為0，封住1門的與門，確保Q為1，進(jìn)入下一個(gè)穩(wěn)態(tài)。負(fù)邊沿J-K觸發(fā)器說(shuō)明：5.2.7正邊沿D觸發(fā)器（74XX74）當(dāng)CP為0時(shí)，3、4門的輸出為1，1、2門組成的RS鎖存器保持狀態(tài)不變。6門輸出為，5門輸出為D。當(dāng)CP為1時(shí)，RS鎖存器輸入輸出狀態(tài)保持不變。當(dāng)CP為↓時(shí)，RS鎖存器進(jìn)入鎖存狀態(tài)。當(dāng)CP為↑時(shí)，3門將5門輸出的D傳遞輸出為。若D=1，則3門輸出為0，Q=D=1，并通過置1維持線反饋至5門輸入，確保5門穩(wěn)定輸出1，不再受6門的輸出影響，即不再受輸入端D的影響。同時(shí)通過3門至4門的置0阻塞線確保4門輸出為1。若D=0，則3門輸出為1，與6門輸出的1共同使4門輸出為0，Q=D=0，并通過4至6門的置0維持線確保輸出為1，不再受輸入端D變化的影響。功能表次態(tài)真值表（特性表）注意：此表中CP的0或1代表脈沖上升沿的有無(wú)。邏輯符號(hào)次態(tài)方程簡(jiǎn)化次態(tài)卡諾圖Q(t+1)熟練掌握D觸發(fā)器5.2.8T觸發(fā)器T觸發(fā)器是一種計(jì)數(shù)型觸發(fā)器，其功能為：當(dāng)輸入端T為1時(shí)，每來(lái)一個(gè)計(jì)數(shù)脈沖CP，輸出就變反一次；當(dāng)輸入端T為0時(shí)，輸出保持不變。在這里，T相當(dāng)于一個(gè)使能控制端。邏輯符號(hào)功能表TCPQ/Qd0d10d1↑保持不變保持不變保持不變變反次態(tài)真值表（特性表）注意：此表中CP的0或1代表脈沖沿的有無(wú)。簡(jiǎn)化次態(tài)卡諾圖次態(tài)方程比較T觸發(fā)器和JK觸發(fā)器的次態(tài)方程T觸發(fā)器次態(tài)方程JK觸發(fā)器次態(tài)方程只要將JK觸發(fā)器的J、K端接在一起，就構(gòu)成了T觸發(fā)器。TCPQ/Q實(shí)際上，T觸發(fā)器實(shí)現(xiàn)的就是JK觸發(fā)器J、K為00或11時(shí)的功能。在某些應(yīng)用場(chǎng)合下，只需要計(jì)數(shù)功能，不需要使能端T，我們稱之為T’觸發(fā)器。邏輯符號(hào)用D觸發(fā)器實(shí)現(xiàn)的T’觸發(fā)器1用JK觸發(fā)器實(shí)現(xiàn)的T’觸發(fā)器也叫二分頻器5.2.9不同觸發(fā)器之間的相互轉(zhuǎn)換JK觸發(fā)器狀態(tài)方程：例1:將JK觸發(fā)器轉(zhuǎn)換為D觸發(fā)器。D觸發(fā)器狀態(tài)方程：例2：將D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器。例3：將D觸發(fā)器轉(zhuǎn)換成T觸發(fā)器。D觸發(fā)器狀態(tài)方程：=1TCPQ/Q雙穩(wěn)態(tài)電路基本SR鎖存器增加輸入端帶使能端SR鎖存器解決輸入直接影響輸出問題：輸入直接影響輸出、輸入約束。JK鎖存器解決約束，但空翻D鎖存器解決約束，但少輸入端帶使能JK鎖存器使能有效時(shí)的空翻主從JK觸發(fā)器需完整脈沖，存在一次變化邊沿JK觸發(fā)器邊沿D觸發(fā)器實(shí)用實(shí)用T觸發(fā)器T’觸發(fā)器存儲(chǔ)電路中的記憶元件——雙穩(wěn)態(tài)元件（鎖存器、觸發(fā)器）的演變過程歸納：雙穩(wěn)態(tài)元件（鎖存器和觸發(fā)器）的分析設(shè)計(jì)工具和方法反映輸出端與輸入端的邏輯關(guān)系。功能表反映在輸入端信號(hào)和觸發(fā)器自身狀態(tài)（現(xiàn)態(tài)）共同作用下，觸發(fā)器的下一步狀態(tài)（次態(tài)）。次態(tài)真值表（特性表）以輸入信號(hào)為列信息，以觸發(fā)器現(xiàn)態(tài)為行信息，參照卡諾圖排列而成的矩陣圖表，表中填有觸發(fā)器次態(tài)信息。次態(tài)卡諾圖（狀態(tài)表）由特性表或狀態(tài)表而寫出的反映觸發(fā)器次態(tài)函數(shù)的邏輯表達(dá)式。次態(tài)方程（特性方程、狀態(tài)方程）反映觸發(fā)器狀態(tài)及狀態(tài)轉(zhuǎn)換條件的直觀圖形。狀態(tài)圖反映觸發(fā)器各信號(hào)之間的時(shí)間關(guān)系（時(shí)序）及時(shí)間參數(shù)的圖形說(shuō)明。時(shí)序圖識(shí)別觸發(fā)器的功能符號(hào)：S—R（復(fù)位置位）鎖存器D（延遲型）鎖存器主從結(jié)構(gòu)（脈沖）J—K觸發(fā)器負(fù)邊沿J—K觸發(fā)器正邊沿D觸發(fā)器實(shí)際應(yīng)用的器件，通常帶有異步清“0”端R和異步置“1”端S。SR5.2.10常用觸發(fā)器的VerilogHDL描述//D觸發(fā)器moduleD_FF(d,clk,q,qn);inputd,clk;outputq,qn;regq,qn;always@(posedgeclk)beginq<=d;qn<=~d;endendmodule敏感表的特點(diǎn)？功能描述：非阻塞增加異步清“0”功能？//D觸發(fā)器moduleD_FF(d,clk,reset,q,qn);inputd,clk,reset;outputq,qn;regq,qn;