常用時序電路設計

會計學1常用時序電路設計D觸發(fā)器設計上升沿觸發(fā)的D觸發(fā)器異步復位上升沿觸發(fā)的D觸發(fā)器異步置位上升沿觸發(fā)的D觸發(fā)器異步復位和置位上升沿觸發(fā)的D觸發(fā)器同步復位上升沿觸發(fā)的D觸發(fā)器同步置位上升沿觸發(fā)的D觸發(fā)器帶異步復位和時鐘使然、上升沿觸發(fā)的D觸發(fā)器第1頁/共39頁上升沿觸發(fā)的D觸發(fā)器參考設計必須滿足數(shù)據(jù)建立時間和保持時間/******************************************\

上升沿觸發(fā)的D觸發(fā)器參考設計\******************************************/moduled_flipflop_1(d,cp,q);inputd,cp;outputq;regq;always@(posedgecp)beginq<=d;endendmodule

第2頁/共39頁/******************************************\

異步復位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_2(d,cp,reset,q);inputd,cp,reset;outputq;regq;always@(posedgecpornegedgereset)begin if(reset==1’b0) q<=1’b0; else q<=d;endendmodule

異步復位、上升沿觸發(fā)的D觸發(fā)器第3頁/共39頁異步置位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

異步置位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_3(d,cp,set,q);inputd,cp,set;outputq;regq;always@(posedgecpornegedgeset)begin if(set==1’b0) q<=1’b1; else q<=d;endendmodule

第4頁/共39頁異步復位和置位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

異步復位和置位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_4（d,cp,set,reset,q);inputd,cp,reset,set;outputq;regq;always@(posedgecpornegedgeresetornegedgeset)begin if(reset==1’b0)q<=1’b0; elseif(set==1’b0)q<=1’b1; elseq<=d;endendmodule

第5頁/共39頁同步復位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

同步復位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_5（d,cp,reset,q);inputd,cp,reset;outputq;regq;always@(posedgecp)begin if(reset==1’b0) q<=1’b0; else q<=d;endendmodule第6頁/共39頁同步置位、上升沿觸發(fā)的D觸發(fā)器/******************************************\

同步置位、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduled_flipflop_6（d,cp,set,q);inputd,cp,set;outputq;regq;always@(posedgecp)begin if(pset==1’b0) q<=1’b1; else q<=d;endendmodule第7頁/共39頁/******************************************\異步復位和時鐘使然、上升沿觸發(fā)的D觸發(fā)器\******************************************/moduledff_3（data,clk,en,reset，q);inputdata,clk,reset,en;outputq;regq;always@(posedgeclkornegedgereset)begin if(reset==1’b0)q<=1’b0; elseif(en==1’b1) q<=data;endendmodule

異步復位和時鐘使然、上升沿觸發(fā)的D觸發(fā)器第8頁/共39頁

ShiftRegister移位寄存器是一種在時鐘脈沖的作用下，將寄存器中的數(shù)據(jù)按位移動的邏輯電路。主要功能：串并轉換串行輸入串行輸出串行輸入并行輸出并行輸入串行輸出第9頁/共39頁串入串出移位寄存器基本串入串出移位寄存器原理圖

8位移位寄存器由8個D觸發(fā)器串聯(lián)構成，在時鐘信號的作用下，前級的數(shù)據(jù)向后移動。第10頁/共39頁/******************************************\

串入串出移位寄存器參考設計\******************************************/moduleshift_1（din,clk,dout);inputdin,clk;outputdout;regdout;regtmp1,tmp2,tmp3,tmp4,tmp5,tmp6,tmp7;always@(posedgeclk)begin tmp1<=din; tmp2<=tmp1; tmp3<=tmp2; tmp4<=tmp3; tmp5<=tmp4; tmp6<=tmp5; tmp7<=tmp6; dout<=tmp7;endendmodule串入串出移位寄存器參考設計第11頁/共39頁

串入并出shiftregister4位串行輸入并行輸出移位寄存器的邏輯電路如圖所示。該寄存器由4個同步D觸發(fā)器組成這種D觸發(fā)器的R端是是非同步清零端。第12頁/共39頁/******************************************\

串入并出移位寄存器參考設計\******************************************/moduleshift_2（din,clk,clr,q);inputdin,clk,clr;output[3:0]q;reg[3:0]q;

always@(posedgeclkornegedgeclr)begin if(clr==1’b0) q<=4’b0000; else q[0]<=din; q=q<<1;endendmodule

串入并出移位寄存器參考設計第13頁/共39頁

并入串出shiftregister并入串出移位寄存器可以將一組二進制數(shù)并行送入一組寄存器，然后把這些數(shù)據(jù)串行從寄存器內輸出。一個同步并入串出移位寄存器的基本管腳：并行輸出輸入端：data時鐘脈沖輸入端：clk加載數(shù)據(jù)端：load串行數(shù)據(jù)輸出端：dout第14頁/共39頁/******************************************\

串入并出shiftregister參考設計\******************************************/moduleshift3（clk,din,load,q);inputclk,load;input[3:0]din;outputq;regq;reg[3:0]tmp;always@(posedgeclk)begin if(load==1’b1)tmp<=din; else begin tmp<=tmp<<1; tmp[0]<=1’b0; end q<=tmp[3];endendmodule

串入并出shiftregister參考設計第15頁/共39頁

計數(shù)器設計計數(shù)器是一種典型的時序器件，常用于對時鐘脈沖的個數(shù)進行計數(shù)，還用于定時，分頻，產(chǎn)生同步脈沖。按觸發(fā)方式分：同步計數(shù)器和異步計數(shù)器。最容易的計數(shù)器設計就是cnt=cnt+1，但是你可能得不到最好的結果。第16頁/共39頁

基本計數(shù)器的設計基本計數(shù)器只能實現(xiàn)單一遞增或遞減計數(shù)功能沒有其他控制端。

以遞增計數(shù)器為例，介紹其VerilogHDL設計方法。遞增計數(shù)器基本引腳：時鐘輸入端：clk計數(shù)輸出端：cnt第17頁/共39頁VerilogHDL參考設計（1）modulecount(clk,cnt);inputclk;output[2:0]cnt;reg[2:0]cnt;always@(posedgeclk)begin if(cnt==7) cnt<=0; else cnt<=cnt+1;endendmodule第18頁/共39頁modulecnt(clk,cnt);inputclk;output[2:0]cnt;reg[2:0]cnt;reg[2:0]next_cnt;always@(cnt)begin case(cnt) 3’h0:next_cnt=3’h1; 3’h1:next_cnt=3’h2; 3’h2:next_cnt=3’h3; 3’h3:next_cnt=3’h4;3’h4:next_cnt=3’h5; 3’h5:next_cnt=3’h6; 3’h6:next_cnt=3’h7; 3’h7:next_cnt=3’h0;default:next_cnt=3’b000; endcaseendalways@(posedgeclk)cnt<=next_cnt;endmoduleVerilogHDL參考設計（2）第19頁/共39頁問題思考1.上述描述的是一個模為多少的計數(shù)器？2.請自行設計一個同步模12計數(shù)器3.在2基礎上進行修改，設計一個帶異步復位的模12計數(shù)器。4.同步復位的模12計數(shù)器如何設計？第20頁/共39頁

項目設計1一、目的(1)實現(xiàn)帶計數(shù)允許和復位端的十進制、六進制和60進制計數(shù)器；(2)掌握計數(shù)器類型模塊的描述方法；(3)掌握VeriogHDL模塊的層次化設計方法。第21頁/共39頁二、說明計數(shù)器是數(shù)字電路系統(tǒng)中最基本的功能模塊之一。設計十進制、六進制和100進制計數(shù)器，要求計數(shù)器有計數(shù)允許和復位輸入及進位輸出功能。計數(shù)時鐘可以用1Hz信號，用LED顯示計數(shù)值。本設計要求用仿真和測試兩種手段來驗證計數(shù)器的功能。實驗時，可以通過修改十進制計數(shù)器的設計得到六進制、100進制計數(shù)器。第22頁/共39頁三、設計要求(1)完成各模塊的VerilogHDL設計編碼；(2)進行功能仿真；(3)下載并驗證計數(shù)器功能；(4)如果60進制計數(shù)器要求用6進制和10進制計數(shù)器搭建電路，請畫出設計連接圖，并完成設計編碼和驗證。第23頁/共39頁項目設計2模擬74LS160芯片HDL設計

clkclrnloadenabled[3..0]q[3..0]flagd3d2d1d0q3q2q1q0進位輸出0xxxxxx000010xabcdabcd

110xxxxq不變

110xxxxq不變

111xxxxq＝q＋1，最高到“1001”第24頁/共39頁分頻器設計2的整數(shù)次冪的分頻器設計；偶分頻電路設計；占空比為1:15的分頻電路設計。第25頁/共39頁用Verilog語言完成對時鐘信號CLK的2分頻，4分頻，8分頻，16分頻。這也是最簡單的分頻電路，只需要一個計數(shù)器即可。2、4、8、16分頻電路設計第26頁/共39頁電路的功能仿真波形第27頁/共39頁6分頻電路設計與實現(xiàn)

對于分頻倍數(shù)不是2的整數(shù)次冪的情況，我們只需要對源代碼中的計數(shù)器進行一下計數(shù)控制就可以了，如下面用Verilog設計一個對時鐘信號進行6分頻的分頻器

第28頁/共39頁電路的仿真波形圖第29頁/共39頁在進行硬件設計的時候，往往要求得到一個占空比不是1:1的分頻信號，這時仍采用計數(shù)器的方法來產(chǎn)生占空比不是1:1的分頻信號。下面源代碼描述的是這樣一個分頻器：將輸入的時鐘信號進行16分頻，分頻信號的占空比為1:15，也就是說，其中高電位的脈沖寬度為輸入時鐘信號的一個周期。

占空比1:15分頻電路設計第30頁/共39頁電路仿真波形圖第31頁/共39頁在數(shù)碼管上顯示十進制秒計數(shù)任務分析：

1.需要將系統(tǒng)時鐘（50MHz）分頻，得到1Hz分頻時鐘。

2.對分頻時鐘進行十進制計數(shù)。

3.將計數(shù)器計數(shù)結果送數(shù)碼管譯碼器上。

4.選擇數(shù)碼管顯示。

第32頁/共39頁在數(shù)碼管上顯示十進制秒計數(shù)電路框圖：

數(shù)碼管譯碼電路產(chǎn)生位選信號傳送4位BCD碼clk_sysnum_bcd[3..0]seg[7..0]scan[3..0]led[0]led[1]led[2]led[3]系統(tǒng)時鐘分頻電路十進制計數(shù)器clk_1scnt10[3..0]rst第33頁/共39頁用4位led數(shù)碼管顯示“9527”

任務分析：輪流打開4個數(shù)碼管，每個數(shù)碼管顯示0.01s~0.1s，由于視覺暫留效應，就好像顯示4個不同的數(shù)字。設計思路：1.打開scan0的時候，在abcdefg線上賦值“9” 2.打開scan1的時候，在abcdefg線上賦值“5” 3.打開scan2的時候，在abcdefg線上賦值“2” 4.打開scan3的時候，在abcdefg線上賦值“7”

第34頁/共39頁用4位led數(shù)碼管顯示“9527”

電路框圖：

數(shù)碼管譯碼電路系統(tǒng)時鐘分頻電路2位計數(shù)器產(chǎn)生2位位選碼2-4線譯碼器產(chǎn)生位掃描信