單周期實驗報告基本CPU設(shè)計_第1頁
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文檔簡介

實驗：基本單周期CPU設(shè)517030910304理解計算機 大組成部分的協(xié)調(diào)工作原理，理解程序自動執(zhí)行的原理掌握運算器、器、控制器的設(shè)計原理。重點掌握控制器設(shè)計原理I/OI/OI/O端口與外部設(shè)備進行信息交互二、實驗內(nèi)容：VerilogHDLquartus20MIPSCPU利用實驗提供的標準測試程序代碼，完成仿真測試部分，實現(xiàn)CPU與外部設(shè)備的輸入輸出端口設(shè)計。實驗中可采用高端地址。即將外部設(shè)備狀態(tài)，讀到CPU內(nèi)部寄存器。I/OswDE2LED備的控制信號（或數(shù)據(jù)信息）CPU利用自己編寫的程序代碼，在自己設(shè)計的CPU上，實現(xiàn)對板載輸入開關(guān)或按鍵的LED7LED4bit4bit2LED10LED10（具體任務(wù)形式不做嚴格規(guī)定，同學可自由創(chuàng)意）。Altera-DE2首先將程序和數(shù)據(jù)輸入計算機的器中，然后從主存中“程序（程序執(zhí)行的第一條指令的地址PU并產(chǎn)生具體的控制信號。指令執(zhí)行完畢后修改PC值，決定下一條指令所在的Figure1.CPU五、設(shè)計思構(gòu)件結(jié)（Instmen）DataMemory（簡稱Datamem），并分別實現(xiàn)他們Figure2.CPU最后，我的文件（entity）結(jié)構(gòu)如下Figure3Quartus其中 是頂層架構(gòu)文件。其中包含了時鐘信號的分頻sc_cu.vcontrolunitalu.vsc_datamem.v是數(shù)據(jù)單元，提供了I/O輸入輸出的接口。Input與io_output_reg.v為I/O輸出寄存器模塊。sc_instmem.v是指令單元指令設(shè)Figure4.分頻設(shè) mem_clock。此外，imem_clock在sc_instmem.v文件中實現(xiàn)。dmem_clock在sc_datamem.v文件中實現(xiàn)。Figure5.Figure6I/0在sc_datamem.v文件中，通過對輸入的lw和sw指令的地址的判斷，實現(xiàn)對數(shù)據(jù)RAMI/O控制寄存器組的區(qū)分和分別

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