數(shù)字邏輯總復(fù)習(xí)串講

《數(shù)字邏輯》總復(fù)習(xí)復(fù)習(xí)宗旨：基本理論、基本知識、基本分析方法、基本設(shè)計(jì)方法復(fù)習(xí)方法：1.按照教材及課件，逐章整理知識點(diǎn)，形成知識點(diǎn)網(wǎng)絡(luò)；2.以典型例題，帶動(dòng)復(fù)習(xí)，拾遺補(bǔ)缺。避免盲目做以往的試卷，不總結(jié)概念、方法。避免只看以往試卷，閱讀“答案”，不動(dòng)手做題。第一章數(shù)制和碼制知識點(diǎn)1：十進(jìn)制、二進(jìn)制、八進(jìn)制、十六進(jìn)制數(shù)之間的轉(zhuǎn)換。十進(jìn)制二進(jìn)制整數(shù):除2取余小數(shù)：乘2取整按位權(quán)展開求和八進(jìn)制小數(shù)點(diǎn)為界，3位一組用3位二進(jìn)制表示每個(gè)數(shù)字符號十六進(jìn)制？例1：完成下列數(shù)制轉(zhuǎn)換。(127.25)10=()2=()8=()16整數(shù)：27–1小數(shù)：？位權(quán)試湊！1111111.01177.27F.4(88.375)10=()2整數(shù)：11×8(1011)2左移三位（即小數(shù)點(diǎn)右移3位）1011000.011(1101)2小數(shù)點(diǎn)左移6位0.001101(237)8()16借助二進(jìn)制(010011111)29F知識點(diǎn)2：真值、原碼、反碼、補(bǔ)碼X真值[X]原[X]補(bǔ)[X]反符號+，–數(shù)值位不變0，1符號位不變，數(shù)值位不變（符號位為0）變反（符號位為1）符號位不變，數(shù)值位不變（符號位為0）變反加1（符號位為1）例2：已知真值x=–1010，求字長8位時(shí)，[x]原、[x]反、[x]補(bǔ)。x=–0001010[x]原=10001010[x]反=11110101[x]補(bǔ)=11110110數(shù)值按位變反加1數(shù)值按位變反，加1例3:已知[Y]反=11001101則[x]原=10110010知識點(diǎn)3：BCD碼——8421碼、余3碼、2421碼十進(jìn)制數(shù)字符號8421碼余3碼2421碼0000000110000100010100000120010010100103001101100011401000111010050101100010116011010011100701111010110181000101111109100111001111加3前5個(gè)不變，后5個(gè)加6前5減3，后5加3四位二進(jìn)制8421碼余3碼2421碼0000000001110010220011303010041401015201106301117410008510019610107101185110096110171110811119對應(yīng)的十進(jìn)制數(shù)字符號例3：完成下列代碼轉(zhuǎn)換。(237.69)10()8421()2421()余3001000110111.01101001001000111101.11001111010101101010.10011100注意：首尾的0不能省略！??！知識點(diǎn)4：4位格雷碼（循環(huán)碼）和格雷BCD碼十進(jìn)制四位二進(jìn)制B3B2B1B0循環(huán)碼G3G2G1G0格雷BCD碼0000000000000100010001000120010001100113001100100010401000110011050101011101116011001010101701110100010081000110011009100111011000101010111111101111101211001010131101101114111010011511111000G3=B3G2=B3⊕B2G1=B2⊕B1G0=B1⊕B0知識點(diǎn)5：奇（偶）校驗(yàn)碼=信息碼+校驗(yàn)位n+1位n位1位奇校驗(yàn)約定：奇校驗(yàn)碼中有奇數(shù)個(gè)“1”。奇校驗(yàn)位=D0⊕D1⊕…⊕Dn⊕1偶校驗(yàn)約定：偶校驗(yàn)碼中有偶數(shù)個(gè)“1”。偶校驗(yàn)位=D0⊕D1⊕…⊕Dn⊕0例5：已知某奇校驗(yàn)碼01110011，校驗(yàn)位的狀態(tài)是“1”。則信息碼為

，信息碼中“1”的個(gè)數(shù)是

個(gè)，0111001偶數(shù)反之，若已知信息碼為0111001，校驗(yàn)位為1，則約定的校驗(yàn)方式為

校驗(yàn)。奇若已知信息碼為1010110，按奇校驗(yàn)約定發(fā)送，則校驗(yàn)位的值是

。1F(A,B,C)=∑m(1,2,4,7)ABCF00000011010101101001101011001111功能：三變量奇檢驗(yàn)電路或：偶校驗(yàn)位發(fā)生器第二章邏輯代數(shù)基礎(chǔ)

本章內(nèi)容龐雜，應(yīng)在通讀的基礎(chǔ)上，進(jìn)行歸納總結(jié)。并由典型邏輯命題入手，整理知識點(diǎn)。知識點(diǎn)反演規(guī)則和對偶規(guī)則應(yīng)用要點(diǎn)：原函數(shù)不要變形；“大”非號不變，非號下按規(guī)則；適當(dāng)添加括號,以保證原有的運(yùn)算順序。例：已知按規(guī)則求

邏輯問題的描述可用真值表、邏輯表達(dá)式、邏輯圖、卡諾圖和時(shí)序圖，它們各具特點(diǎn)又相互關(guān)聯(lián)。真值表一般式卡諾圖

標(biāo)準(zhǔn)式邏輯圖展開化簡變換填圖化簡變換知識點(diǎn)邏輯函數(shù)的化簡代數(shù)化簡法：卡諾圖化簡法：重點(diǎn)卡諾圖邏輯函數(shù)表達(dá)形式填圖化簡邏輯函數(shù)最簡表達(dá)形式真值表標(biāo)準(zhǔn)式一般與或式一般或與式其它形式最簡與或式最簡與非式最簡或與式最簡或非式最簡與或非式利用無關(guān)項(xiàng)進(jìn)行化簡的原則：盡量利用與盡量不用常用編碼的卡諾圖表示及化簡（格雷碼、格雷BCD碼、8421碼、2421碼、余3碼）知識點(diǎn)由下列表達(dá)式，你能想到什么？（1）四變量（設(shè)變量順序ABCD）最小項(xiàng)表達(dá)式（4）標(biāo)準(zhǔn)與或式（2）顯性給出使F=1的變量取值組合；隱性給出使F=0的變量取值組合。（3）可列函數(shù)的真值表（5）代數(shù)法化簡邏輯函數(shù)（運(yùn)用公理、定理、規(guī)則）由下列表達(dá)式，你能想到什么？（6）填卡諾圖（很重要）ABCD000111100011101111110111設(shè)變量順序ABCD（7）卡諾圖化簡邏輯函數(shù)圈“1”，求F的最簡與或式最簡與非式還原律、摩根定理圈“0”，求的最簡與或式F最簡或非式還原律、摩根定理F最簡與或非式F最簡或與式反演規(guī)則取反由下列表達(dá)式，你能想到什么？（8）根據(jù)五種最簡表達(dá)式畫出對應(yīng)的邏輯圖（9）根據(jù)最簡與或式，判斷有無邏輯險(xiǎn)象。ABCD000111100011101111110111四角代數(shù)法判斷卡諾圖法判斷消除險(xiǎn)象：增加冗余項(xiàng)由下列表達(dá)式，你能想到什么？（10）最大項(xiàng)表達(dá)式●顯性給出使F=0的變量取值組合；隱性給出使F=1的變量取值組合。●標(biāo)準(zhǔn)或與式●填卡諾圖由下列表達(dá)式，你能想到什么？（11）反函數(shù)的最小項(xiàng)表達(dá)式（12）反函數(shù)的最大項(xiàng)表達(dá)式已知?jiǎng)t0，71,2,3,4,5,60，71,2,3,4,5,6例題：已知邏輯函數(shù)

F(A,B,C,D)=∑m(3,5,6,7,13)+∑d(2,4,12,15)

求最簡與或式和最簡或與式。知識點(diǎn)：含有無關(guān)項(xiàng)的邏輯函數(shù)化簡。無關(guān)項(xiàng)使用原則：盡量使用；盡量不用。ABCD0001111000dd01111111d10d1圈“1”圈“0”2.16已知F=∑m4(0,1,2,5,6,8,9,10,13,15)，用卡諾圖化簡法，求F的最簡與或式、最簡與非式、最簡或與式、最簡或非式和最簡與或非式。00011110001101111111110111ABCDF00011110001101111111110111ABCDF與或與非或與與或非或非第三章VerilogHDL基礎(chǔ)知識點(diǎn)1：模塊的概念模塊是VerilogHDL基本設(shè)計(jì)單元，由模塊聲明、端口定義、數(shù)據(jù)類型說明、邏輯功能描述四部分構(gòu)成.module模塊名（端口列表）；endmoduleinput輸入端口；output輸出端口；不同位寬？parameter標(biāo)志符常量；wire變量；reg變量；integer變量；不同位寬？門級建模數(shù)據(jù)流描述行為描述module模塊名（端口列表）；endmoduleinput輸入端口；output輸出端口；wire變量；門級元件實(shí)例語句1；門級元件實(shí)例語句2；……門級元件實(shí)例語句n；知識點(diǎn)2：門級描述方式門級元件實(shí)例語句的格式<元件名><實(shí)例名>（端口連接表）；多輸入門元件模型<元件名>（輸出，輸入1，……，輸入n）and、nand、or、nor、xor、xnor多輸出門元件模型<元件名>（輸出1，……，輸出n，輸入）not例：用VerilogHDL建立下列電路的門級模型。&≥1&abc1f分析：電路輸入？電路輸出？增加內(nèi)部連線變量！w1w2w3moduleexample(a,b,c,f);inputa,b,c;outputf;wirew1,w2,w3;

notu1(w1,a);andu2(w2,w1,b);oru3(w3,b,c);nandu4(f,w2,w3);endmodule知識點(diǎn)3：數(shù)據(jù)流描述方式module模塊名（端口列表）；endmoduleinput輸入端口；output輸出端口；wire變量；assign<表達(dá)式1>；assign<表達(dá)式2>；……assign<表達(dá)式n>；要點(diǎn)：求得邏輯表達(dá)式，運(yùn)用VerilogHDL運(yùn)算符，用持續(xù)賦值語句assign描述。運(yùn)算符：需要認(rèn)真整理一下。&≥1&abc1f例：用VerilogHDL建立下列電路的數(shù)據(jù)流模型。moduleexample(a,b,c,f);inputa,b,c;outputf;assignf=~(~a&b&(b|c));endmodule知識點(diǎn)4：行為描述方式module模塊名（端口列表）；endmoduleinput輸入端口；output輸出端口；reg變量；integer變量；parameter標(biāo)志符常量；always@(敏感信號列表)begin

過程賦值語句（=、<=）高級程序語句（if_else、case、for)end要點(diǎn)：VerilogHDL的寄存器型變量只能在過程語句（always,initial)中被賦值即：所有always中被賦值變量都要定義為reg型或integer型。integer只定義32位組合電路？時(shí)序電路？多句，應(yīng)使用begin_end知識點(diǎn)4—1：組合電路的行為描述方式module模塊名（端口列表）；endmoduleinput輸入端口；output輸出端口；reg變量；integer變量；parameter標(biāo)志符常量；always@(電平型敏感信號列表)begin

阻塞賦值語句（=）高級程序語句（if_else、case、for)end所有影響輸出的輸入信號，多個(gè)時(shí)，用or。為什么？組合電路的特點(diǎn)。例：用VerilogHDL描述滿足下列要求的代碼轉(zhuǎn)換電路：（1）輸入余3碼，輸出8421碼；（2）電路有一個(gè)低有效的使能端；（3）電路有一個(gè)高有效的輸出有效標(biāo)志。分析命題，畫框圖，再描述。y[4:1]out[4:1]n_enokmoduley_8421(y,n_en,ok,out);inputn_en;input[4:1]y;outputok;output[4:1]out;regok;reg[4:1]out;always@(yorn_en)if(n_en==1)ok=0;elsebeginok=1;out=y–4’b0011;endendmodulemoduleff_1(A,B,C,D,F);inputA,B,C,D;outputF;wirew1,w2;

assignw1=A&B;assignw2=~(C&D);assignF=w1|w2;endmodulemoduleff_1(A,B,C,D,F);inputA,B,C,D;outputF;regF,w1,w2;always@(AorBorCorD)

begin

w1=A&B;w2=~(C&D);F=w1|w2;endendmodule行為描述串行塊只應(yīng)用在always進(jìn)程中：多條語句；順序執(zhí)行。例：請用VerilogHDL描述的邏輯功能。數(shù)據(jù)流描述知識點(diǎn)4—2：時(shí)序電路的行為描述方式module模塊名（端口列表）；endmoduleinput輸入端口；output輸出端口；reg變量；integer變量；parameter標(biāo)志符常量；always@(邊沿型敏感信號列表)begin

非阻塞賦值語句（<=）高級程序語句（if_else、case、for)end時(shí)鐘信號、異步置位信號、異步清零信號的有效沿（posedge、negedge）。為什么？同時(shí)采樣，一起賦值。例：用VerilogHDL描述一個(gè)具有下列功能的計(jì)數(shù)器：（1）3位二進(jìn)制減1計(jì)數(shù)；（2）有一個(gè)低有效異步清零端；（3）有一個(gè)高有效的計(jì)數(shù)使能端；（4）具有循環(huán)借位輸出。clkn_resetenrcoq[2:0]modulecounter(clk,n_reset,en,rco,q);inputclk,n_reset,en;outputrco;output[2:0]q;reg[2:0]q;assignrco=(en&q==0)?1:0;always@(posedgeclkornegedgen_reset)if(!n_reset)q<=0;elseif(en)q<=q–1;elseq<=q;endmodule同步清零？知識點(diǎn)5：VerilogHDL運(yùn)算符要點(diǎn)提示：邏輯運(yùn)算符和位運(yùn)算符的區(qū)別；歸約運(yùn)算的特點(diǎn)；拼接運(yùn)算符{}；條件運(yùn)算符？:知識點(diǎn)6：if_else語句和case語句要點(diǎn)：（1）語法格式（2）如何避免隱含觸發(fā)器4‘b1000已知A=4’b1100,B=4’b1001,則A&B=則A^B=4‘b0101則A&&B=1‘b1第四章組合電路的分析與設(shè)計(jì)組合電路的分析1.基于邏輯門的組合電路分析分析步驟：●列表達(dá)式●作真值表●分析功能●轉(zhuǎn)化為VerilogHDL模型組合電路的特征:（1）由邏輯門電路組成，不含任何記憶元件。（2）信號是單向傳輸?shù)?，不存任何反饋回路?/p>

(3)電路在任何時(shí)刻產(chǎn)生的穩(wěn)態(tài)輸出僅僅取決于該時(shí)刻輸入變量取值組合，而與過去的輸入值無關(guān)。例：分析電路功能，建VerilogHDL模型。=1=1x3x2x1s3s2s1s3=x3s2=x3⊕x2s1=x2⊕x1x3x2x1s3s2s1000000001001010011010010100110101111110101111100功能：3位二進(jìn)制碼轉(zhuǎn)換成3位格雷碼。moduleB_G(x,s);input[3:1]x;output[3:1]s;assigns[3]=x[3];assigns[2]=x[3]^x[2];assigns[1]=x[2]^x[1];endmoduleddZ0001001101010110&

▽ab/enf/enabf建立圖示邏輯門的功能表。組合電路的分析2.基于譯碼器74LS138的電路分析要點(diǎn)：熟悉74LS138的邏輯符號、邏輯功能、輸出表達(dá)式。CBAGG2AG2BY0Y1Y2Y3Y4Y5Y6Y7mi為關(guān)于C、B、A的最小項(xiàng)例：分析電路的邏輯功能（綜合考慮F2和F1）。CBAGG2AG2BY0Y1Y2Y3Y4Y5Y6Y774LS138&F2F1X3X2X1100&標(biāo)注譯碼器輸出寫函數(shù)表達(dá)式X3X2X1F2F10000000111010110110110010101001100011111全加器？全減器？例：分析電路的邏輯功能。CBAG1G2AG2BY0Y1Y2Y3Y4Y5Y6Y774LS138&FX3X2X1100X3X2X1F00010010010001101000101011001111功能:三變量一致電路例：分析電路的邏輯功能。輸入輸出A

BCF00000101001110010111011101111110作真值表FS2S1Ena0a1a2a3C11CAB0功能:三變量非一致電路.≥1&A2A1A0A7A3A5A6A4例：由74LS138譯碼器及邏輯門構(gòu)成的組合邏輯電路如下，其中輸入信號A7~A0

為地址變量。試填寫表格。A7A6A5A4A3A2A1A016進(jìn)制/Y0有效時(shí)/Y1有效時(shí)/Y4有效時(shí)/Y6有效時(shí)/Y7有效時(shí)0011101110011100111001110011100000011001101117071747677組合電路的分析3.基于數(shù)據(jù)選擇器74LS151的電路分析要點(diǎn)：熟悉74LS151的邏輯符號、邏輯功能、輸出表達(dá)式。ENX2X1X0D0D1D2D3D4D5D6D7Y當(dāng)使能有效8選1的VerilogHDL模型74LS151ENX2X1X0a0a1a2a3a4a5a6a70ABCYY101010011例：分析電路，寫出表達(dá)式，作卡諾圖，求無險(xiǎn)象與或式。根據(jù)74LS151輸出表達(dá)式寫出Y1表達(dá)式ABC00011110011111組合電路的分析4.基于加法器74LS283的電路分析要點(diǎn)：熟悉74LS283的邏輯符號、邏輯功能。A3A2A1A0COCiB3B2B1B0S3S2S1S0A3A2A1A0B3B2B1B0CiCoS3S2S1S0+例：分析下列電路的邏輯功能。（X3X2X1X0為8421碼輸入）四位二進(jìn)制數(shù)加法器不考慮X3X2X1X0B3B2B1B0Y3Y2Y1Y0000000110011000100110100001000110101001100110110010000110111101100111000110000111001110100111010111000111011111100111100功能：8421碼轉(zhuǎn)換為余3碼。A3A2A1A0B3B2B1B0CICOS3S2S1S0Y3Y2Y1Y0X3X2X1X0010例：分析下列電路的邏輯功能。（F3F2F1F0為2421碼輸入）四位二進(jìn)制數(shù)加法器不考慮F3F2F1F0B3B2B1B0Y3Y2Y1Y0000000110011000100110100001000110101001100110110010000110111101111011000110011011001110111011010111011011011111111011100功能：2421碼轉(zhuǎn)換為余3碼。組合電路的設(shè)計(jì)教學(xué)要求：分析邏輯命題，建立VerilogHDL模型。（1）建立真值表，在always中用case語句描述；供參考的設(shè)計(jì)方法：（2）得到函數(shù)表達(dá)式，用assign描述；（3）歸納行為特性，在always中用if_else、case語句描述；例1：設(shè)計(jì)一個(gè)3變量非一致電路。ABCF00001110其他1moduleexam_1(a,b,c,f);inputa,b,c;outputf;regf;always@(aorborc)case({a,b,c})3’b000:f=0;3’b111:f=0;default:f=1;endcaseendmodulemoduleexam_1(A,F);input[3:1]A;outputF;assignF=(A==0|A==7)?0:1;endmodule例2。建立三變量奇檢驗(yàn)電路的VerilogHDL的行為模型。ABCF00000011010101101001101011001111列真值表，用case語句建模。moduleexample_4_9(a,b,c,f);inputa,b,c;outputf;regf;always@(aorborc)case({a,b,c})3’b001:f=1;3’b010:f=1;3’b100:f=1;3’b111:f=1;default:f=0;endcaseendmodule例3：按照下列要求，設(shè)計(jì)一個(gè)代碼轉(zhuǎn)換電路：（1）輸入8421碼，輸出余3碼，作卡諾圖；（2）寫出函數(shù)表達(dá)式；（3）建立數(shù)據(jù)流描述模型。（4）建立行為描述模型。ABCD000111100000110111d10110101001000d11001101101010dd1001011001ddY3Y2Y1Y0moduleexam_2(a,b,c,d,y);inputa,b,c,d;output[3:0]y;assigny[3]=a|(b&d)|(b&c);assigny[2]=~b&d|~b&c|b&~c&~d;assigny[1]=c&d|~c&~d;assigny[0]=~d;endmodule（3）建立數(shù)據(jù)流描述模型。分析命題：輸入/輸出代碼均為4位；余3碼=8421碼+0011;增加一個(gè)信號err，當(dāng)輸入出現(xiàn)偽碼時(shí)，err=1;否則err=0。moduleMy8421_y3(in,out,err);

input[3:0]in;

output[3:0]out;

outputerr;

reg[3:0]out;

regerr;always@(in)

if(in>4’b1001)

beginout=4’b0000;err=1;end

else

beginout=in+4’b0011;err=0;endendmodule（4）建立行為描述模型。（輸入是8421碼，輸出為余3碼?？刂苽未a)例4.用Verilog

HDL設(shè)計(jì)一個(gè)輸入是8421碼，輸出為2421碼的代碼轉(zhuǎn)換電路。分析命題：

由于前5個(gè)碼相同，后5個(gè)碼，加6。同樣，增加err，控制輸入的偽碼。moduleMy8421_2421(in,out,err);input[3:0]in;output[3:0]out;outputerr;reg[3:0]out;regerr;always@(in)if(in>4’b1001)beginout=0;err=1;endelseif(in>4’0100)beginout=in+4’b0110;err=0;endelsebeginout=in;err=0;endendmodule例5：設(shè)計(jì)一個(gè)高有效使能、低有效輸出的2—4譯碼器。enx[2:1]n_y[3:0]譯碼器moduleexam_3(en,x,n_y);inputen;input[2:1]x;output[3:0]n_y;reg[3:0]n_y;always@(enorx)if(!en)n_y=4’b1111;elsecase(x)2’b00:n_y=4’b1110;2’b01:n_y=4’b1101;2’b10:n_y=4’b1011;2’b11:n_y=4’b0111;endcaseendmodule例6：設(shè)計(jì)一個(gè)低有效使能的8位四選一數(shù)據(jù)選擇器。n_enx[2:1]a[7:0]b[7:0]c[7:0]d[7:0]f[7:0]moduleexam_4(n_en,x,a,b,c,d,f);inputn_en;input[2:1]x;input[7:0]a,b,c,d;output[7:0]f;reg[7:0]f;always@(n_enorxoraorborcord)if(n_en)f=0;elsecase(x)2’b00:f=a;2’b01:f=b;2’b10:f=c;2’b11:f=d;endcaseendmodule例7：建立圖示電路的Verilog

HDL模型.X3X2S2S3X1S1=1=1moduleme(x3,x2,x1,S3,S2,S1);inputx3,x2,x1;outputS3,S2,S1;assigns3=x3;assigns2=x3^x2;assigns1=x2^x1;endmodule例8：設(shè)計(jì)一個(gè)高有效使能、具有編碼輸出有效標(biāo)志的4—2優(yōu)先權(quán)編碼器。enin[3:0]y[2:1]n_errmoduleexam_5(en,in,n_err,y);inputen;input[3:0]in;outputn_err;output[2:1]y;regn_err;reg[2:1]y;always@(enorin)if(!en)n_err=0;elseif(in[3]){n_err,y}=3’b1_11;elseif(in[2]){n_err,y}=3’b1_10;elseif(in[1]){n_err,y}=3’b1_01;elseif(in[0]){n_err,y}=3’b1_00;elsen_err=0;endmodule例9：設(shè)計(jì)一個(gè)8位數(shù)據(jù)并行傳輸時(shí)，滿足奇校驗(yàn)要求的奇校驗(yàn)位發(fā)生器。data[7:0]奇校驗(yàn)位moduleexam_6(data,o_bit);input[7:0]data;outputo_bit;assigno_bit=!(^data);endmodule第五~八章同步時(shí)序電路

時(shí)序電路與組合電路有本質(zhì)上的區(qū)別。時(shí)序電路在任何時(shí)刻產(chǎn)生的穩(wěn)態(tài)輸出不僅取決于該時(shí)刻電路的輸入，而且與過去的輸入所產(chǎn)生的電路狀態(tài)有關(guān)。同步時(shí)序電路是整個(gè)存儲(chǔ)電路在一個(gè)CP控制下工作。知識點(diǎn)1：同步時(shí)序電路的兩種模型Mealy型組合時(shí)序時(shí)鐘復(fù)位輸入輸出激勵(lì)狀態(tài)輸出=f(現(xiàn)態(tài)，輸入)激勵(lì)=f(現(xiàn)態(tài)，輸入)次態(tài)=f(激勵(lì))=f(現(xiàn)態(tài)，輸入)狀態(tài)時(shí)鐘作用前，現(xiàn)態(tài)；時(shí)鐘作用后，次態(tài)；Mealy型狀態(tài)圖AB輸入/輸出……輸入/輸出Mealy型狀態(tài)表

輸入X現(xiàn)態(tài)Q(t)01ABCDB/0C/0D/0A/1D/1A/0B/0C/0次態(tài)Q(t+1)/輸出ZMoore型輸出=f(現(xiàn)態(tài))激勵(lì)=f(現(xiàn)態(tài)，輸入)次態(tài)=f(激勵(lì))=f(現(xiàn)態(tài)，輸入)組合時(shí)序時(shí)鐘復(fù)位輸入輸出激勵(lì)狀態(tài)組合Moore型狀態(tài)圖A/輸出輸入……輸入B/輸出Moore型狀態(tài)表

輸入X現(xiàn)態(tài)Q(t)01輸出ZABCDBCDADABC0001次態(tài)Q(t+1)共用表格——次態(tài)真值表輸入現(xiàn)態(tài)次態(tài)輸出所有組合共用表格——激勵(lì)/狀態(tài)轉(zhuǎn)換表輸入現(xiàn)態(tài)激勵(lì)次態(tài)輸出所有組合共用表格——狀態(tài)轉(zhuǎn)換表現(xiàn)態(tài)次態(tài)初態(tài)現(xiàn)態(tài)1現(xiàn)態(tài)2次態(tài)1次態(tài)2……知識點(diǎn)2：鎖存器和觸發(fā)器鎖存器——在使能信號有效期間，輸入影響輸出。觸發(fā)器——在時(shí)鐘信號的有效沿，完成狀態(tài)的改變，其它時(shí)刻，輸入不影響輸出。RQENSJQ>CPKDQ>CPRS鎖存器RSQt+100Qt01110011d上升沿JK觸發(fā)器JKQt+100Qt01010111Qt下降沿D觸發(fā)器DQt+10011例1：建立一個(gè)具有異步清零、異步置位功能的上升沿

JK觸發(fā)器的VerilogHDL模型。modulem_JK(clk,rst,set,j,k,q);inputclk,rst,set,j,k;outputq;regq;always@(posedgeclkornegedgerstornegedgeset)if(~rst)q<=0;elseif(set==0)q<=1;elsecase({j,k})0:q<=q;1:q<=0;2:q<=1;3:q<=~q;endcaseendmodule若同步清零、置位？知識點(diǎn)3：時(shí)序波形圖畫波形圖要點(diǎn)：（1）畫時(shí)鐘，標(biāo)定有效沿；（2）畫輸入，有效沿保持穩(wěn)定；（3）分段畫出狀態(tài)波形；（4）最后畫輸出波形。以Qt+1=D、Z=D⊕Qt為例。（上升沿有效，初態(tài)為0）5.8設(shè)圖習(xí)5.3所示個(gè)觸發(fā)器的初態(tài)均為0，畫出在cp作用下各觸發(fā)器的輸出波形。JQ>CPK1Q1CPJKQ1DQ>CPQ2CPDQ2DQ>CPQ2CLKDQ>CPDQ>CPQ3Q1畫電路初態(tài)Q3Q2Q1=001時(shí)，在CLK作用下的Q1的波形圖。CLKQ1Q2Q35.9設(shè)圖習(xí)5.4中觸發(fā)器的初態(tài)Q1Q0=00，畫出在CP作用下Q0、Q1的時(shí)序波形，并說明經(jīng)過3個(gè)時(shí)鐘脈沖后Q1Q0將變成00、01、10還是11狀態(tài)。JQ>CPK1Q0JQ>CPKCPQ1CPJ0=K0=1JI=K1=Q0Q0Q1經(jīng)過3個(gè)時(shí)鐘脈沖后Q1Q0將變成11狀態(tài)。知識點(diǎn)4：基于D、JK觸發(fā)器的同步時(shí)序電路分析分析方法：（1）寫出觸發(fā)器輸入端的激勵(lì)函數(shù)表達(dá)式和電路的輸出函數(shù)表達(dá)式；（2）代入觸發(fā)器的特性方程，得到電路的狀態(tài)方程（組）；（3）填寫卡諾圖形式的狀態(tài)/輸出表；（Mealy?Moore?）（4）畫狀態(tài)圖；（Mealy?Moore?）（5）分析電路的功能；（6）根據(jù)給定輸入序列和電路初態(tài)，畫時(shí)序圖；（7）根據(jù)電路功能建立VerilogHDL模型。應(yīng)根據(jù)題目的要求，靈活運(yùn)用！基于D、JK觸發(fā)器的同步時(shí)序電路分析舉例例1：根據(jù)給定狀態(tài)/輸出表，畫出狀態(tài)圖和初態(tài)為0且輸入為10110的時(shí)序圖。01狀態(tài)圖X/Z在黑板上畫出波形圖基于D、JK觸發(fā)器的同步時(shí)序電路分析舉例DQ>CPDQ>CPDQ>CPDQ>CP1Q3Q2Q1Q0CLK例2：填寫下列同步時(shí)序電路的初態(tài)為0000時(shí)的狀態(tài)轉(zhuǎn)換表。Q3~Q0(t)Q3~Q0(t+1)0000100011001110111101110011000110001100111011110111001100010000引申：電路的功能？自啟動(dòng)特性？波形圖？現(xiàn)態(tài)1100，經(jīng)3個(gè)脈沖，電路狀態(tài)？知識點(diǎn)5基于74LS163和74LS194的同步時(shí)序電路分析要點(diǎn)：熟悉邏輯符號、邏輯功能，掌握分析方法。>clkclrldQAQBQCQDRCOABCDENTENPRCO=1的條件？QDQCQBQA=1111&ENT=174LS163邏輯功能：同步清零；同步置數(shù)；加1計(jì)數(shù)；保持。modulev163(clrn,clk,enp,ent,ldn,din,qout,rco);inputclrn,clk,ent,enp,ldn;input[3:0]din;output[3:0]qout;outputrco;reg[3:0]qout;always@(posedgeclk) begin if(~clrn)qout<=0; elseif(!ldn)qout<=din; elseif(enp&&ent==1)qout<=qout+1; elseqout<=qout; endassignrco=(qout==4'b1111&&ent)?1:0;endmodule基于VerilogHDL的設(shè)計(jì)模型描述時(shí)序操作描述組合邏輯moduleveri163(clrn,clk,enp,ent,ldn,din,qout,rco);inputclrn,clk,enp,ent,ldn;input[3:0]din;output[3:0]qout;outputrco;reg[3:0]qout;regrco;always@(posedgeclk) begin if(!clrn)qout<=0; elseif(!ldn)qout<=din; elseif(ent&&enp==1)qout<=qout+1; elseqout<=qout; endalways@(entorqout) begin if(qout==4'b1111&&ent)rco=1; elserco=0; endendmodule組合邏輯的另外一種描述！例2：用VerilogHDL描述一個(gè)滿足下列要求的計(jì)數(shù)器：（1）下降沿（0~47）10加1計(jì)數(shù)；（2）電路具有一個(gè)低有效的異步清零端；（3）電路具有一個(gè)高有效的計(jì)數(shù)使能端；（4）電路具有一個(gè)高有效的循環(huán)進(jìn)位（RCO）輸出端。clkn_rstend[6:1]rco設(shè)計(jì)框圖moduleM_48(clk,n_rst,en,d,rco);inputclk,n_rst,en;output[6:1]d;outputrco;reg[6:1]d;assignrco=(d==47&en==1)?1:0;//進(jìn)位

always@(posedgeclkornegedgen_rst)if(n_rst==0)d<=0;//異步清零

elseif(en==0)d<=d;//計(jì)數(shù)保持

elseif(d==47)d<=0;//?？刂?/p>

elsed<=d+1;//加1計(jì)數(shù)endmodule思考：減1計(jì)數(shù)？雙向可逆計(jì)數(shù)？

5~99加1計(jì)數(shù)？74LS194CLKCLRS1S000保持QAQBQCQD01右移10左移11置數(shù)右移輸出左移輸出ABCDRinLin異步清零74LS194的VerilogHDL模型modulemy_194(clr,clk,data,Rin,Lin,sel,Qout);inputclr,clk,Rin,Lin;input[1:0]sel;input[3:0]data;output[3:0]Qout;reg[3:0]Qout;always@(posedgeclkornegedgeclr)if(!clr)Qout<=4’b0000;elsecase(sel)2’b00:Qout<=Qout;2’b01:beginQout<=Qout>>1;Qout[3]<=Rin;end2’b10:beginQout<=Qout<<1;Qout[0]<=Lin;end2’b11:Qout<=data;endcaseendmodule同樣功能，8位？基于74LS163和74LS194的同步時(shí)序電路分析與設(shè)計(jì)設(shè)定電路初態(tài)（現(xiàn)態(tài)）;計(jì)算反饋；查功能表；獲得次態(tài)；次態(tài)作為現(xiàn)態(tài)直到出現(xiàn)狀態(tài)循環(huán)例1.分析74LS163構(gòu)成的電路功能。（1）畫出上電清0后，電路的狀態(tài)轉(zhuǎn)換序列；（2）說明電路功能。74LS163>CLKCLRLDENTENPQAAQBBQCCQDDRCO1CPQ0Q1Q2Q30&QDQCQBQA000000010010001101000101011001111000100110101011功能：0000~1011

模12加1計(jì)數(shù)器。例2：分析圖示電路，寫出啟動(dòng)清零后電路的狀態(tài)轉(zhuǎn)換序列，說明功能。S1S0RinABCDLinCLK<CLRQAQBQCQD111110CP/CLR74LS194QAQBQCQD順序很重要0000置數(shù)1110左移110110110111左移左移置數(shù)功能：四位左移循環(huán)一個(gè)0例3：用VerilogHDL描述一個(gè)左移循環(huán)一個(gè)“0”的4位環(huán)形計(jì)數(shù)器。要求先畫出能自啟動(dòng)的狀態(tài)圖，再進(jìn)行描述。1110110110110111其他復(fù)位moduleX_0(clk,rst,q);inputclk,rst;output[4:1]q;reg[4:1]q;always@(posedgeclk)if(rst)q<=4’b1110;elsecase(q)4’b1110:q<=4’b1101;4’b1101:q<=4’b1011;4’b1011:q<=4’b0111;4’b0111:q<=4’b1110;default:q<=4’b1110;endcaseendmodule例4：分析圖示電路的邏輯功能。解：從啟動(dòng)清零開始，根據(jù)反饋條件和74LS194功能表，畫出狀態(tài)轉(zhuǎn)移圖，進(jìn)行分析。QAQBQCQDS1S0000001111011110111101101010111置數(shù)置數(shù)右移右移右移/CLR清零CPCPCPCPCP

功能：四位右循環(huán)一個(gè)“0”；循環(huán)一個(gè)“0”環(huán)形計(jì)數(shù)器；模4環(huán)形計(jì)數(shù)器。問題：若某時(shí)刻進(jìn)入1111？1110S1S0RINABCDLINQAQBQCQD/CLR(啟動(dòng)清零）CPCLRCLK74LS194A例5：四位右循環(huán)一個(gè)“0”的VerilogHDL描述。moduleR_shift_0(clr,clk,Q);inputclr,clk;output[3:0]Q;reg[3:0]Q;always@(posedgeclkornegedgeclr)if(!clr)Q<=4’b0111;elsecase(Q)4’b0111:Q<=4’b1011;4’b1011:Q<=4’b1101;4’b1101:Q<=4’b1110;4’b1110:Q<=4’b0111;default:Q<=4’b0111;endcaseendmodule思考：下列命題的VerilogHDL描述1）8位右循環(huán)一個(gè)“0”2）8位右循環(huán)一個(gè)“1”3）8位左循環(huán)一個(gè)“0”4）8位左循環(huán)一個(gè)“1”例6：分析圖示電路的邏輯功能&啟動(dòng)清零000100110111011001/CLR清零功能：模5步進(jìn)碼計(jì)數(shù)器模5扭環(huán)形計(jì)數(shù)器010、101？例7：4位左移扭環(huán)形計(jì)數(shù)器的VerilogHDL描述關(guān)鍵是獲得正確的狀態(tài)圖！00000001001101111111111011001000其余狀態(tài)moduleR_shift_0(clr,clk,Q);inputclr,clk;output[3:0]Q;reg[3:0]Q;always@(posedgeclkornegedgeclr)if(!clr)Q<=4’b0000;elsecase(Q)4’b0000:Q<=4’b0001;4’b0001:Q<=4’b0011;……4’b1000:Q<=4’b0000;default:Q<=4’b0000;endcaseendmodule4位左移扭環(huán)形計(jì)數(shù)器的VerilogHDL描述同學(xué)補(bǔ)充完整知識點(diǎn)6序列檢測器的原始狀態(tài)圖和原始狀態(tài)表的建立方法：（1）Moore型？Mealy型？（2）設(shè)定一個(gè)初態(tài)；（3）先畫出主序列；可重？不可重?。?）再畫出輔助序列；（5）建立原始狀態(tài)表。例1：畫出0101序列檢測器的原始狀態(tài)圖和狀態(tài)表。解：四位檢測碼應(yīng)有四個(gè)狀態(tài)數(shù)，分別為A、B、C、D。先畫主序列，再畫輔助序列：ABCD驗(yàn)證：當(dāng)輸入X=010101010101……時(shí)，輸出為Z=000100010001X/ZA/1B/0DA/0D/0CC/0B/0BA/0B/0A10

輸入X現(xiàn)態(tài)次態(tài)/輸出ZMealy型不可重！！！例2：畫出“101”（不可重）序列檢測器的Mealy型原始狀態(tài)圖和原始狀態(tài)表。ABC1/01/10/00/00/01/0St+1/ZCBAXSA/0C/0A/00