第9章數(shù)據(jù)域測試

第九章數(shù)據(jù)域測量本章要點:·數(shù)據(jù)域的基本概念·數(shù)據(jù)域測試系統(tǒng)與儀器·邏輯分析儀的組成、原理和應用·可測性設計技術9.1

數(shù)據(jù)域測試概述9.1.1

數(shù)據(jù)域的基本概念1.數(shù)據(jù)信息----數(shù)據(jù)流在數(shù)據(jù)域測試中首先要明確所測試的信號是：信息——只有兩種邏輯狀態(tài)的二進制符號（“1”/“0”或高/低電平）。數(shù)據(jù)字——多位二進制信息組合構成的一個“數(shù)據(jù)”。數(shù)據(jù)流——大量數(shù)據(jù)字有序的集合。數(shù)據(jù)流的表示方式：

(b)邏輯狀態(tài)顯示方式時鐘脈沖下降沿時讀數(shù)(a)邏輯定時顯示方式2.數(shù)字系統(tǒng)的特點(1)數(shù)字信號通常是按時序傳遞的；(2)信號幾乎都是多位傳輸?shù)模?3)信息的傳遞方式是多種多樣的；(4)數(shù)字信號的速度變化范圍很寬；(5)信號往往是單次的或非周期性的；(6)數(shù)字系統(tǒng)故障判別與模擬系統(tǒng)不同。9.1.2

數(shù)據(jù)域測試的任務與故障模型1.數(shù)據(jù)域測試的任務及相關術語故障診斷故障偵查，或稱故障檢測，判斷被測系統(tǒng)或電路中是否存在故障；故障定位，查明故障原因、性質(zhì)和產(chǎn)生的位置性能測試參數(shù)測試對表征被測器件性能的靜態(tài)（直流）、動態(tài)（交流）參數(shù)的測試。功能測試，對表征被測器件性能的邏輯功能的測試。3.被測對象與測試方法數(shù)據(jù)域測試按被測對象可分為：(1)組合電路測試，通常有敏化通路法、D算法、布爾差分法等。(2)時序電路測試，通常采用迭接陣列、測試序列（同步、引導和區(qū)分序列）等方法。(3)數(shù)字系統(tǒng)測試，如大規(guī)模集成電路，常用隨機測試（用偽隨機序列信號作激勵）技術、窮舉測試技術等。9.1.3數(shù)據(jù)域測試系統(tǒng)與儀器1.數(shù)據(jù)域測試系統(tǒng)組成一個被測的數(shù)字系統(tǒng)可以用它的輸入和輸出特性及時序關系來描述，它的輸入特性可用數(shù)字信號源產(chǎn)生的多通道時序信號來激勵，而它的輸出特性可用邏輯分析儀來測試，獲得對應通道的時序響應，從而得到被測數(shù)字系統(tǒng)的特性。圖9.2數(shù)據(jù)域測試系統(tǒng)的組成框圖數(shù)字信號源被測數(shù)字系統(tǒng)特征分析邏輯分析時序參數(shù)測試2.數(shù)據(jù)域測試儀器1)邏輯筆

邏輯筆算不上儀器，但卻是數(shù)字域檢測中方便實用的工具。它像一支電工用的試電筆，能方便地探測數(shù)字電路中各點的邏輯狀態(tài)，例如，筆上紅色指示燈亮為高電平，綠燈亮為低電平，紅燈綠燈輪流閃爍表示該點是時鐘信號。2)數(shù)字信號源數(shù)字信號源又稱為數(shù)字信號發(fā)生器，是數(shù)據(jù)域測試中的一種重要儀器，它可產(chǎn)生圖形寬度可編程的并行和串行數(shù)據(jù)圖形，也可產(chǎn)生輸出電平和數(shù)據(jù)速率可編程的任意波形，以及一個可由選通信號和時種信號來控制的預先規(guī)定的數(shù)據(jù)流。

數(shù)字信號源是為數(shù)字系統(tǒng)的功能測試和參數(shù)測試提供輸入激勵信號。功能測試是測出被測器件在規(guī)定電平和正確定時激勵下的輸出，就可以知道被測系統(tǒng)的功能是否正常；參數(shù)測試可用來測試諸如電平值、脈沖的邊緣特性等參數(shù)是否符合設計規(guī)范。(1)數(shù)字信號源的組成(2)數(shù)據(jù)的產(chǎn)生上圖中的序列存儲器在初始化期間寫入了每個通道的數(shù)據(jù)，數(shù)據(jù)存儲器的地址由地址計數(shù)器提供。在測試過程中，在每一個作用時鐘沿上，計數(shù)器將地址加1。數(shù)據(jù)存儲器輸出的數(shù)據(jù)與地址是一一對應的，這是產(chǎn)生線性數(shù)據(jù)流的一種簡單方法，這種方法提供的最大數(shù)據(jù)率每秒大于100MbitS。一個8:l的多路器可將運行頻率為F／8的8個并行輸入位轉換成頻率為F的串行數(shù)據(jù)流。對于低速的數(shù)字信號源，多路器可以不要，從數(shù)據(jù)的每位數(shù)輸出可直接產(chǎn)生一個串行數(shù)據(jù)流，該數(shù)據(jù)流加到格式化器的輸入端，通過格式化器將數(shù)據(jù)流與時鐘同步。在簡單情況下，格式化器就是一個D觸發(fā)器。數(shù)據(jù)的邏輯電平加在D輸入端，在時鐘信號沿的作用下輸出。格式化器的輸出直接驅(qū)動輸出放大器，放大器的輸出電平是可編程的。在某些數(shù)字信號源中，通過在每個數(shù)據(jù)模塊上提供外部時鐘和啟動/停止輸入，以便產(chǎn)生不同的異步數(shù)據(jù)流。3)邏輯分析儀本章重點討論的內(nèi)容，將獨立一節(jié)進行介紹。4)特征分析儀為了識別一個電路或系統(tǒng)是否有故障，可以把電路各節(jié)點的正常響應記錄下來，在進行故障診斷時，把實測的響應與正常電路的響應作比較。如果兩者一致，則認為電路沒有故障；如果各節(jié)點的響應中只要有一個節(jié)點不同，則可斷定電路有故障。基于特征分析方法的數(shù)字系統(tǒng)故障診斷的原理如圖所示。5)協(xié)議分析儀協(xié)議分析儀是常用的數(shù)字通信測試儀器。協(xié)議（Protocol）是描述不同器件之間相互進行數(shù)據(jù)通信的規(guī)則和過程，協(xié)議分析儀可仔細地檢查器件之間通信過程中所發(fā)生的一切事件，同時對其是否符合通信協(xié)議做出測試。協(xié)議分析儀不僅可用監(jiān)測，而且還能發(fā)送信息。協(xié)議分析儀的前面板和后臺支持都是由一臺專用計算機來完成的，它可對通信線路上的串行數(shù)據(jù)進行采集和處理，并可以格式化或模擬輸出串行數(shù)據(jù)。6)誤碼率測試儀誤碼率測試儀更是常用的數(shù)字通信測試儀器。誤碼率=誤碼的位數(shù)/傳輸?shù)目偽粩?shù)圖9.7誤碼儀測試數(shù)字傳輸系統(tǒng)的測試框圖圖形發(fā)生器數(shù)字傳輸系統(tǒng)誤碼檢測器9.2

邏輯分析儀的組成原理1973年研制出了一種專用于數(shù)字系統(tǒng)測試的儀器——邏輯分析儀(LogicAnalyzer）。9.2.1邏輯分析儀的特點和分類1.特點(1)同時監(jiān)測多路輸入信號，可以檢測16路甚至上千路信號。(2)完善的觸發(fā)功能。具有邊沿觸發(fā)、電平觸發(fā)、定時觸發(fā)、碼型觸發(fā)、組合觸發(fā)、協(xié)議觸發(fā)以及功能強大的高級觸發(fā)模式。(3)具有多種顯示方式，可同時顯示多通道輸入信號的方波波形，并可用二進制、八進制、十進制、十六進制或ASCII碼方式顯示數(shù)據(jù)，而且還可用反匯編等進行程序源代碼顯示。(4)強大的分析功能。通過對多個通道信號的高速采樣，可輕松獲取各個輸入信號之間的時序關系，捕捉毛刺信號，通過選擇功能強大的不同觸發(fā)方式，可輕松地對輸入信號進行分析，從而完成數(shù)字信號時序檢測、故障分析與定位。2.分類邏輯分析儀按照其工作特點，可以分為邏輯狀態(tài)分析儀用于系統(tǒng)的軟件分析。它在被測系統(tǒng)的時鐘（即外時鐘）控制下進行數(shù)據(jù)采集，檢測被測信號的狀態(tài)，并用“0”和“l(fā)”、助記符或映射圖等方式來顯示。借助于反匯編等方法可以直接觀察程序的源代碼，因此它是進行系統(tǒng)軟件測試的有力工具。邏輯定時分析儀主要用于信號邏輯時間關系分析，一般用于硬件測試。它在自身時鐘的作用下，定時采集被測信號狀態(tài)，以偽方波等形式顯示出來以進行觀察分析。通過觀察電路輸入,輸出的各個信號的邏輯變化及時序關系，即可進行硬件故障診斷。目前的邏輯分析儀一般同時具有狀態(tài)分析和定時分析能力。臺式儀器虛擬儀器+插卡

單片IC（16通道）數(shù)字示波器附加結構特點HP1682A邏輯分析儀9.2.2邏輯分析儀的基本組成原理(如TTL電平)當搜索到符合條件的觸發(fā)字時，就產(chǎn)生觸發(fā)信號(波形或字符列表等)邏輯分析儀=數(shù)據(jù)捕獲+示波器在電子測量儀器中，“觸發(fā)”的概念來自模擬示波器。在模擬示波器中僅當觸發(fā)信號到來后X通道才產(chǎn)生掃描信號，Y通道信號才能被顯示，即從觸發(fā)點打開了一個顯示窗口。9.2.3邏輯分析儀的觸發(fā)方式當數(shù)字系統(tǒng)運行時，它的數(shù)據(jù)流是無窮無盡的。邏輯分析儀的存儲器的容量總是有限的，我們所能觀察到的數(shù)據(jù)只是存儲器中存儲下來的數(shù)據(jù)，即數(shù)據(jù)流中的一部分，如圖9.9所示，它相當于在數(shù)據(jù)流上開啟了一個觀察窗口。該觀察窗口的長度就是存儲器的存儲深度，要在數(shù)據(jù)流中找到對分析有意義的數(shù)據(jù)，就必須將觀察窗口在數(shù)據(jù)流中適當定位，觸發(fā)在邏輯分析儀中的含義是，由一個事件來控制數(shù)據(jù)獲取，由觸發(fā)位置確定觀察窗口的位置。這個事件可以是數(shù)據(jù)流中的一個信號的邊沿或狀態(tài)、數(shù)據(jù)字、數(shù)據(jù)字序列或其組合等。1.邊沿觸發(fā)通常把采集并顯示數(shù)據(jù)的一次過程稱為一次“跟蹤”，或?qū)ⅰ按翱谥械娜繑?shù)據(jù)”叫做一個“跟蹤”。“觸發(fā)”決定了“跟蹤”在數(shù)據(jù)流中的位置。最基本的觸發(fā)跟蹤方式有觸發(fā)起始跟蹤和觸發(fā)終止跟蹤，其原理如圖9.9所示。圖9.9邏輯分析儀的基本觸發(fā)跟蹤方式數(shù)據(jù)窗口數(shù)據(jù)窗口觸發(fā)字觸發(fā)字跟蹤開始跟蹤結束數(shù)據(jù)流數(shù)據(jù)流(a)觸發(fā)開始跟蹤方式(b)觸發(fā)終止跟蹤方式邊沿觸發(fā)是由某個輸入信號的電平出現(xiàn)某一跳變引起的觸發(fā)，主要有上升沿觸發(fā)、下降沿觸發(fā)、雙沿觸發(fā)和毛刺觸發(fā)等。2.電平觸發(fā)電平觸發(fā)是指某一個輸入信號的電平為邏輯高電平或邏輯低電平時引起的觸發(fā)，電平觸發(fā)可分別設置多個不同的輸入信號滿足不同的電平要求時產(chǎn)生觸發(fā)條件，當多個輸入信號為一個總線時，這時的電平觸也稱為碼型觸發(fā)。3.定時觸發(fā)定時觸發(fā)包括脈寬觸發(fā)、延遲觸發(fā)等。脈寬觸發(fā)即某一信號出現(xiàn)寬度大于(小于或等于)指定寬度的脈沖信號時產(chǎn)生觸發(fā)；延遲觸發(fā)指在數(shù)據(jù)流中檢測到特定觸發(fā)字的時候并不產(chǎn)生觸發(fā)信號，而是等待指定的延時之后再產(chǎn)生觸發(fā)。延遲觸發(fā)有兩種，一種是觸發(fā)字到來時延時后觸發(fā)，即在從檢測到觸發(fā)字開始計時到延時結束；另一種是觸發(fā)字結束延時后觸發(fā)，即在檢測到的觸發(fā)字結束后開始計時到延時結束。4.碼型觸發(fā)碼型觸發(fā)包括總線數(shù)據(jù)字觸發(fā)、隊列觸發(fā)等?？偩€數(shù)據(jù)字觸發(fā)是指總線上出現(xiàn)特定數(shù)據(jù)字時候產(chǎn)生觸發(fā)。邏輯分析儀總線觸發(fā)數(shù)據(jù)可用二進制、十進制、八進制、十六進制甚至ASCII字符設置。例如在數(shù)字系統(tǒng)設計中，某寄存器的設置出現(xiàn)錯誤，可利用特定寄存器的地址作為總線數(shù)據(jù)觸發(fā)條件，以捕捉對應的數(shù)據(jù)，即可查看該錯誤是否是由于發(fā)送錯誤的數(shù)據(jù)引起的。而隊列觸發(fā)是指總線上出現(xiàn)一連串指定的數(shù)據(jù)字并按順序依次傳輸時產(chǎn)生觸發(fā)。5.組合觸發(fā)通過將不同輸入信號分別設置為上述兩種以上的觸發(fā)方式從而實現(xiàn)組合觸發(fā)，如希望觀測微控制器對外部RAM的FF01地址單元的寫入操作過程，那么可以設置WR寫信號為下降沿觸發(fā)，地址總線為FF01的碼型觸發(fā)。通過靈活的選擇不同的輸入信號處于不同的觸發(fā)方式，可方便的觀測到相應的目標信號。6協(xié)議觸發(fā)7.高級觸發(fā)隨著邏輯分析儀的功能不斷完善，協(xié)議分析與觸發(fā)在現(xiàn)代的數(shù)字設計中得到飛速發(fā)展和廣泛應用。協(xié)議觸發(fā)是協(xié)議分析的伴隨產(chǎn)物，是根據(jù)某一特定的協(xié)議（如UART、SPI、I2C、1-Wire、USB、CAN等常用總線協(xié)議）的一個特定觸發(fā)字而進行的觸發(fā)，協(xié)議觸發(fā)能夠充分利用有限的觸發(fā)深度和存儲空間，同時提供更多更可靠的觸發(fā)，為快速發(fā)現(xiàn)和定位錯誤提供了有效的工具。協(xié)議分析一般包含協(xié)議解碼、協(xié)議錯誤識別和協(xié)議信息提示三個部分組成。高級觸發(fā)也稱為流程觸發(fā)，可隨意設置觸發(fā)條件，且可以多級級聯(lián)，最終實現(xiàn)觸發(fā)采樣，通過該觸發(fā)方式可有效利用邏輯分析儀有限的存儲深度，并加快對錯誤波形的定位，從而使電路調(diào)試事半功倍。9.2.4邏輯分析儀的數(shù)據(jù)捕獲和存儲1.輸入探頭若高于閾值則輸出為邏輯“1”，反之則為邏輯“0”。為檢測不同邏輯電平的數(shù)字系統(tǒng)（如TTL、CMOS、ECL等），門限電平可以調(diào)節(jié)，一般是-10~+10V。探頭相片2.數(shù)據(jù)捕獲從數(shù)據(jù)探頭得到的信號，經(jīng)電平轉換后，在采樣時鐘的作用下，經(jīng)采樣電路采樣并存入高速存儲器，這種將被測信號進行采樣并存入存儲器的過程就稱為數(shù)據(jù)的捕獲。用D觸發(fā)器則可完成這個采樣過程CPQ端D端D觸發(fā)器Q端D端CP捕獲采樣方式分：同步采樣----采用外部被測系統(tǒng)時鐘作采樣時鐘的采樣方式；異步采樣----用邏輯分析儀內(nèi)部產(chǎn)生的時鐘對被測系統(tǒng)的輸入數(shù)據(jù)進行采樣的方式，內(nèi)部時鐘頻率一般較被測系統(tǒng)高得多，這樣使單位時間內(nèi)的信息量增多，提高了分辨力，從而顯示的數(shù)據(jù)更精確，可以檢測出波形中的“毛刺”干擾。。外部系統(tǒng)時鐘內(nèi)部系統(tǒng)時鐘同步采樣效果異步采樣效果被測信號數(shù)據(jù)3.數(shù)據(jù)存儲邏輯分析儀的存儲器主要有移位寄存器和隨機存儲器（RAM）兩種。移位寄存器每存入一個新數(shù)據(jù)，以前存儲的數(shù)據(jù)就移位一次，待存滿時最早存入的數(shù)據(jù)就被移出。隨機存儲器是按寫地址計數(shù)器規(guī)定的地址向RAM中寫入數(shù)據(jù)。每當寫時鐘到來時，計數(shù)值加1，并循環(huán)計數(shù)。因而在存儲器存滿以后，新的數(shù)據(jù)將覆蓋舊的數(shù)據(jù)?？梢娺@兩種存儲器都是以先入先出的方式存儲的。9.2.5邏輯分析儀的顯示1.波形顯示它是定時分析最基本的顯示方式，它將各通道采集的數(shù)據(jù)按通道以偽方波形式顯示出來，顯示出來的波形與示波器不同，它不代表信號的真實波形，只代表采樣時刻信號的狀態(tài)。波形顯示是一種多通道信號詳細視圖，允許您查看捕獲的所有信號的時間關系，在很大程度上與示波器的顯示波形類似。圖9.16是一個定時分析的波形顯示圖，顯示窗口中一般有兩個時標M1和M2，利用它可以測量兩個信號跳變沿之間的時間，甚至可以自定義加入新的時標。2.列表顯示它常用于狀態(tài)分析時的數(shù)據(jù)顯示，它是將數(shù)據(jù)以列表方式顯示出來，數(shù)據(jù)可以顯示為二進制、八進制、十六進制、十進制以及ASCll碼等形式。圖9.15將每個探頭的數(shù)據(jù)按照采樣順序以十六進制方式顯示出來，移動光標可以觀察捕獲的所有數(shù)據(jù)，方便地觀測分析被測系統(tǒng)的數(shù)據(jù)流。3.反匯編顯示在對計算機系統(tǒng)進行測試分析，特別是軟件測試時，通過觀察數(shù)據(jù)列表中的數(shù)據(jù)流來分析系統(tǒng)工作很不方便。多數(shù)邏輯分析儀提供了另一種有效的顯示方式，即反匯編方式。它是將采集到的總線數(shù)據(jù)（指令的機器碼）按照被測的微處理器系統(tǒng)的指令系統(tǒng)進行反匯編，然后將反匯編后的匯編程序以指令助記符的方式顯示出來，這樣可以方便地觀察指令流，分析程序運行情況。圖9.18是將某微機系統(tǒng)總線數(shù)據(jù)采集后，按照其指令系統(tǒng)反匯編的結果。4.圖形顯示圖形顯示是將屏幕X、Y方向分別作為時間軸和數(shù)據(jù)軸進行顯示的一種方式，圖9.19是邏輯分析儀在雷達測試中的XY顯示方式。5.協(xié)議顯示利用邏輯分析儀的協(xié)議分析功能可實現(xiàn)協(xié)議數(shù)據(jù)幀的隊列觸發(fā)，所謂協(xié)議數(shù)據(jù)幀，就是經(jīng)過插件解碼后的數(shù)據(jù)組合成一個觸發(fā)數(shù)據(jù)隊列。如圖9.20所示，是I2C協(xié)議的解碼圖，利用協(xié)議顯示的波形圖可直觀的得到數(shù)據(jù)包依次是0xF0，0x00，0x01，0x02，0x03等，通過特定的協(xié)議觸發(fā)，即可得到相應的協(xié)議顯示的數(shù)據(jù)幀，方便了用戶進行相關協(xié)議的開發(fā)與調(diào)試。圖9.18I2C協(xié)議的解碼圖9.2.6

邏輯分析儀的主要技術指標及發(fā)展趨勢1.邏輯分析儀的主要技術指標

（1）采樣通道數(shù)

邏輯分析儀信號輸入通道主要包括數(shù)據(jù)通道和時鐘通道，通道越多，可以同時觀測的信號就越多。（2）最大定時采樣率

在定時分析時，要有足夠的定時分辨率，就應當有足夠高的定時采樣率，定時采樣率越高，得到的波形結果越精細。如致遠LAB6503邏輯分析儀最大定時采樣率為1GHz，高速定時采樣可達5GHz，其時間分辨率達200ps。（3）最大狀態(tài)采樣率

在進行狀態(tài)分析時，邏輯分析儀采樣時鐘使用外部輸入時鐘，在外部時鐘的驅(qū)動下進行數(shù)據(jù)的采樣，外部輸入時鐘的最高頻率決定了邏輯分析儀的最高狀態(tài)采樣率。（4）存儲深度存儲深度即存儲容量，是指邏輯分析儀能夠連續(xù)保存采樣點的數(shù)量，存儲深度越大能夠觀察的時間就越長，但由于高速存儲器的價格都比較高，直接影響邏輯分析儀的成本。一般以每個通道可以存儲的數(shù)據(jù)位數(shù)表示，單位為比特，一般為幾十Kb到幾十Mb。（5）觸發(fā)方式

相比示波器，邏輯分析儀提供了豐富的觸發(fā)模式，一般有邊沿觸發(fā)、電平觸發(fā)、定時觸發(fā)、碼型觸發(fā)、組合觸發(fā)、協(xié)議觸發(fā)和高級觸發(fā)等模式。（6）輸入電平變化范圍輸入電平變化范圍越大，可測試的數(shù)字系統(tǒng)邏輯電平種類越多，一般支持TTL、CMOS、ECL、PECL、LVPECL及用戶自定義電平等。（7）分析功能

邏輯分析儀對輸入信號進行時序和狀態(tài)的分析能力，主要包括針對UART、SPI、I2C、1-Wire、USB、CAN、ModBus等的總線分析和SD卡、CF卡等及其他高層協(xié)議的分析，針對處理器的反匯編分析等功能。2．邏輯分析儀的發(fā)展趨勢①定時分析與狀態(tài)分析結合在一起，分析速率、通道數(shù)等技術指標也不斷提高。②分析速率更快。分析時間更長，因此要求存儲深度更大，超過2MB／通道，甚至幾十MB／通道。③加強數(shù)據(jù)處理分析功能，不僅能進行反匯編源代碼顯示，有的還可以進行高級語言的源程序顯示；采用時間直方圖監(jiān)測程序各模塊的執(zhí)行時間，分析程序效率；用地址直方圖監(jiān)測程序模塊活動情況，分析系統(tǒng)資源利用率。

④與時域測試儀器示波器的結合，邏輯分析儀只能進行邏輯時序分析，示波器能夠觀察波形，將兩者集成在一起構成混合信號分析儀，以實現(xiàn)更強的測試分析能力。⑤向邏輯分析系統(tǒng)方向發(fā)展，邏輯分析系統(tǒng)包含測量部分和控

制部分，其中測量部分包括：邏輯定時分析儀、邏輯狀態(tài)分析儀、數(shù)據(jù)發(fā)生器、模擬記錄器（示波器），而控制部分包括顯示、接口、數(shù)據(jù)處理等，實際上控制部分是由微機系統(tǒng)完成。表9.2目前主流邏輯分析儀的主要技術特性類別型號定時采樣率高速定時采樣率狀態(tài)采樣率數(shù)據(jù)通道數(shù)最大支持存儲深度獨立式邏輯分析儀數(shù)英SA8320100MHz35MHz32256Kb/每通道獨立式邏輯分析儀OItekOLA2032B250MHz200MHz32512kb/每通道獨立式邏輯分析儀安捷倫16823A1GHz4GHz450MHz10232M獨立式邏輯分析儀泰克TLA62042GHz8GHz450MHz136128Mb/每通道模塊化邏輯分析儀安捷倫16910A1GHz4GHz500MHz10232M模塊化邏輯分析儀泰克TLA7BB46.4GHz50GHz1.4GHz136128Mb/每通道虛擬邏輯分析儀孕龍LAP-C(322000)200MHz100MHz322Mb/每通道虛擬邏輯分析儀致遠LAB7504500MHz5GHz250MHz3464Mb/每通道⑥結構一般采用嵌入式PC為硬件平臺，軟件以Windows為平臺，非常方便擴展和儀器的多樣化，配以數(shù)字發(fā)生器模塊和數(shù)字存儲示波器模塊，即可構成集激勵源與測量儀器于一體的邏輯分析系統(tǒng)。9.2.7邏輯分析儀的應用邏輯分析儀檢測被測系統(tǒng)，是用邏輯分析儀的探頭檢測被測系統(tǒng)的數(shù)據(jù)流，通過對特定數(shù)據(jù)流的觀察分析，進行軟硬件的故障診斷。1.邏輯分析儀在低速信號時序分析中的應用LCD在嵌入系統(tǒng)中應用廣泛，操作時序簡單，一般用微控制器完成讀寫操作，如圖9.19所示是常見LCD模塊的讀操作時序圖，TAS為RS、R/W信號建立時間，TAS≥10ns；TAH為RS、R/W信號保持時間，TAH≥20ns；TDDR是數(shù)據(jù)延遲時間，TDDR≤260ns。圖9.19LCD模塊讀操作時序圖利用致遠邏輯分析儀LA1432獲取的LCD模塊實際時序圖如圖9.20所示，根據(jù)波形可測得TAS=38ns,TDDR=56ns，都符合數(shù)據(jù)手冊的時序要求，但是TAH=4ns，并不符合TAH≥20ns的時序要求。雖然LCD模塊可能正常工作，但實際上存在時序不滿足要求的隱患，一旦工作環(huán)境發(fā)生改變，可能會出現(xiàn)顯示故障。時序問題對于許多嵌入式設計來說是相當常見的，故障排除可能是一個耗時的任務。只有全面了解被測電路的工作原理和時序要求，并正確選擇邏輯分析儀采樣率和觸發(fā)方式才能確保捕捉到正確的信號，快速找到時序隱患和問題，從而簡化和加快電路設計與調(diào)試進程。2.邏輯分析儀在UART協(xié)議分析中的應用邏輯分析儀軟件UART協(xié)議分析按照標準的串行傳輸協(xié)議對數(shù)據(jù)進行解碼，支持波特率、數(shù)據(jù)幀位數(shù)（5～8位）、停止位(1或2位)和校驗位的設置，可分別對RXD引腳和TXD引腳，或同時對兩個引腳的數(shù)據(jù)進行解碼分析，圖9.21為致遠LA系列邏輯分析儀的UART總線解碼設置界面，在實際應用時，邏輯分析儀的采樣頻率至少為UART波特率的10倍，這樣減少采樣偏差的影響，可獲得比較理想的解碼效果。圖9.22UART發(fā)送數(shù)據(jù)解碼波形圖圖9.22為LA1432邏輯分析儀采集UART發(fā)送的數(shù)據(jù)，并利用UART總線分析插件對采集到的數(shù)據(jù)進行分析解碼，解碼數(shù)據(jù)為“HelloWorld！”。9.3

可測試性設計（簡介）9.3.1

概述隨著超大規(guī)模集成(VLSI)芯片的集成度越來越高，而供外部測試的引腳卻相對很少，測試越來越困難，使芯片測試要付出比芯片的設計和生產(chǎn)更高的代價。為此，人們開始認識到，傳統(tǒng)的系統(tǒng)設計人員主要考慮系統(tǒng)的邏輯功能，而測試人員再根據(jù)已設計好的系統(tǒng)來研究測試方法，這種狀況會使測試的開銷在系統(tǒng)設計中占有的比例急劇增長，因而測試問題不再是個附屬的次要問題，根本的解決方法是在進行系統(tǒng)設計時就要同時考慮到測試的需求，以提高系統(tǒng)的可測試性，這就是可測性設計?？蓽y性設計要研究的主要問題是：什么樣的結構容易作故障診斷；什么樣的系統(tǒng)，測試時所用的測試矢量既數(shù)量少，產(chǎn)生起來又比較方便；測試點和激勵點設置在什么地方，設置多少，才能使測試比較方便而開銷又比較少等。下面分別依次介紹的掃描設計技術、內(nèi)建自測試技術及邊緣掃描測試技術，這些技術均屬于結構可測性設計方法?？蓽y試性設計（DFT：DesignForTestability）的目標為：（1）所設計的電路和系統(tǒng)方便進行測試；（2）可測性設計所引起的附加硬件代價應盡量小；（3）附加電路盡量不影響原電路的功能和性能；（4）設計方法應具有較廣的適應面。按照產(chǎn)品的結構層次，可測試性設計可以分為芯片的可測試性設計、電路模塊的可測試性設計、系統(tǒng)級可測試性設計和軟件的可測試性設計等。可測試性設計是指在系統(tǒng)、分系統(tǒng)、設備、組件和部件的設計過程中，通過綜合考慮并實現(xiàn)測試的可控性與可觀測性、初始化與可達性、機內(nèi)測試（BIT，Built-inTest）以及和外部測試設備兼容性等，達到測試性要求的設計過程。9.3.2可測試性設計技術的發(fā)展階段按可測試性機制的特點及出現(xiàn)時間，大體可以分為四個發(fā)展階段：（1）第一代DFT技術：特定目標可測試性設計（2）第二代DFT技術：結構化可測試性設計（3）第三代DFT技術：基于邊界掃描機制的標準化設計（4）第四代DFT技術：遞階集成BIT技術結構化可測試性設計通常采用掃描設計和內(nèi)建自測試（BIST，Built-In-SelfTest）的方法進行，邊界掃描機制提供了一種完整的、標準化的可測試性設計方法。遞階集成BIT(HIBIT：HierarchicalandIntegratedBuilt-InTest)是一種新型的系統(tǒng)級可測試性設計策略，9.3.2

掃描設計技術1.掃描通路法掃描設計技術是解決存儲元件可測試性的有效方法，它不僅使時序電路的測試得到簡化，而且還可使電路能夠自檢，從而顯著提高系統(tǒng)的可測試性。圖9.23同步時序電路的一般模型圖9.24一般掃描通路的設計掃描通路法的基本原理是把一個集成電路內(nèi)所有狀態(tài)存儲器件串接起來組成一個移位寄存器，便于從外部地控制并直接觀察這些狀態(tài)存儲器件中的內(nèi)容。

IC1狀態(tài)存儲器IC2狀態(tài)存儲器外部檢測狀態(tài)存儲器IC1狀態(tài)存儲器

大規(guī)模集成電路移位寄存器掃描通路法原理示意圖電子靈敏掃描設計的關鍵部件是串行移位寄存器，圖9.25是移位寄存器的結構框圖，它包含兩個鎖存器L1和L2，L1是正常工作的狀態(tài)存儲器件，具有系統(tǒng)數(shù)據(jù)輸入D、系統(tǒng)時鐘CLK輸入和系統(tǒng)數(shù)據(jù)輸出Y1。2.電平靈敏掃描設計圖9.25移位寄存器結構9.3.3

內(nèi)建自測試技術1.概述內(nèi)建自測試（Built-InSelfTest，簡稱BIST）的基本思想是將測試激勵生成和測試響應分析集成入被測電路或系統(tǒng)中。在BIST中通常使用特征分析將大量的測試響應壓縮成少許幾位構成的特征。在測試結束后，通過比較被測電路的實際特征和預先計算或模擬獲得的無故障電路特征，以決定被測電路是否存在故障。圖9.26BIST的一般結構2.基于掃描BIST圖9.27基于掃描的BIST結構BIST控制單元的模式計數(shù)器用來記錄已施加多少個測試矢量，位計數(shù)器用來記錄一個測試矢量已有多少位移入掃描鏈。3.基于時鐘BIST圖9.29基于時鐘的BIST結構該方案為并行的，每一個時鐘周期完成一次測試矢量的施加和測試響應的捕獲，通常采用偽隨機序列發(fā)生器作為測試矢量生成器，以及用一個多輸入特征寄存器MISR作為測試響應分析器。9.3.4邊界掃描測試技術

邊界掃描測試技術作為一種新興技術，具有附加測試資源少，對器件和電路本身的性能影響小等特點，迅速得到了發(fā)展并廣泛地用于電子設計與制造領域。邊界掃描測試技術的應用提高了器件的可控性和可觀察性，起到了“虛擬探針”的作用，解決了現(xiàn)代電子技術發(fā)展帶來的測試問題。該測試技術的應用有效提高了電路的可控性和可觀測性，提高了故障覆蓋率，減少了故障診斷時間，具有良好的性價比，已日益成為可測試性設計中應用最為廣泛的技術之一。邊界掃描測試技術為芯片級、電路板級和系統(tǒng)級的測試注入了新的活力，為現(xiàn)代電子系統(tǒng)設備、軍事電子裝備、武器系統(tǒng)的開發(fā)與測試提供了新的理論與技術支持，有效解決了復雜、高密度電路系統(tǒng)的測試問題，提供了一套完整的、標準化的數(shù)字電路可測試性設計方法，有效解決了傳統(tǒng)測試方法難以解決的測試問題，具有很好的應用前景。1.邊界掃描測試標準（1）數(shù)字系統(tǒng)邊界掃描測試標準－IEEE1149.1圖9.29測試邏輯結構圖邊界掃描的核心思想是在芯片管腳和芯片內(nèi)部邏輯之間，即緊挨元件的每個輸入、輸出引腳處增加移位寄存器組，在電路板的測試模式下,寄存器單元在相應的指令作用下，控制輸出引腳的狀態(tài)，讀入輸入引腳的狀態(tài)，從而允許用戶對電路板上的互連進行測試。（2）混合信號電路邊界掃描測試標準－IEEE1149.4圖9.30混合信號器件邊界掃描測試邏輯結構IEEE1149.4標準與IEEE1149.1標準的完全兼容，對混合信號電路中的數(shù)字部分，使用IEEE1149.1標準的規(guī)定進行邊界掃描測試；而對混合信號電路中的模擬部分，IEEE1149.4標準專門規(guī)定了特殊的邊界掃描結構來實現(xiàn)模擬電路的邊界掃描測試，即實現(xiàn)模擬虛擬探針測試。

（3）模塊測試與維護總線標準－IEEE1149.5圖9.31系統(tǒng)級邊界掃描測試結構該標準詳述了一個串行的模塊測試和維護總線結構，提供一個標準化的背板模塊測試和維護界面，用于將來自不同設計廠商的可測試模塊集成到一個可測試和可維護的子系統(tǒng)中。（4）高級數(shù)字網(wǎng)絡邊界掃描測試標準－IEEE1149.6圖9.32高級數(shù)字網(wǎng)絡邊界掃描器件結構提供了一種完整的、標準化的可測性設計方法。（5）雙引腳測試與調(diào)試接口邊界掃描標準－IEEE1149.7圖