第3章存儲(chǔ)器層次結(jié)構(gòu)-1

計(jì)算機(jī)組成原理

——存儲(chǔ)器層次結(jié)構(gòu)(1)2016-3-18幾個(gè)基本概念1、存儲(chǔ)器：計(jì)算機(jī)系統(tǒng)中的記憶設(shè)備，用來(lái)存放程序和數(shù)據(jù)。2、存儲(chǔ)元：存儲(chǔ)器的最小組成單位，用以存儲(chǔ)1位二進(jìn)制代碼。3、存儲(chǔ)單元：CPU訪問(wèn)存儲(chǔ)器的基本單位，由若干個(gè)具有相同操作屬性的存儲(chǔ)元組成。4、單元地址：存儲(chǔ)器中標(biāo)識(shí)存儲(chǔ)單元的唯一編號(hào)，CPU通過(guò)該編號(hào)訪問(wèn)相應(yīng)的存儲(chǔ)單元。5、字存儲(chǔ)單元：存放一個(gè)字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址。6、字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的存儲(chǔ)單元，相應(yīng)的單元地址叫字節(jié)地址7、按字尋址計(jì)算機(jī)：可編址的最小單位是字存儲(chǔ)單元的計(jì)算機(jī)。8、按字節(jié)尋址計(jì)算機(jī)：可編址的最小單位是字節(jié)的計(jì)算機(jī)。9、存儲(chǔ)體：存儲(chǔ)單元的集合，是存放二進(jìn)制信息的地方計(jì)算機(jī)組成原理4第3章存儲(chǔ)器層次結(jié)構(gòu)3.1存儲(chǔ)器概述3.1.1存儲(chǔ)器的分類(lèi)3.1.2存儲(chǔ)器的分級(jí)3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)3.2SRAM存儲(chǔ)器3.2.1基本的靜態(tài)存儲(chǔ)元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫(xiě)周期波形圖3.3DRAM存儲(chǔ)器3.3.1DRAM存儲(chǔ)位元的記憶原理3.3.2DRAM芯片的邏輯結(jié)構(gòu)3.3.3讀/寫(xiě)周期、刷新周期3.3.4存儲(chǔ)器容量的擴(kuò)充3.3.5高級(jí)的DRAM結(jié)構(gòu)3.3.6DRAM主存讀/寫(xiě)的正確性校3.4只讀存儲(chǔ)器和閃速存儲(chǔ)器3.4.1只讀存儲(chǔ)器ROM3.4.2FLASH存儲(chǔ)器3.5并行存儲(chǔ)器3.5.1雙端口存儲(chǔ)器3.5.2多模塊交叉存儲(chǔ)器3.6cache存儲(chǔ)器3.6.1cache基本原理3.6.2主存與cache的地址映射3.6.3替換策略3.6.4cache的寫(xiě)操作策略3.6.5Pentium4的cache組織3.7虛擬存儲(chǔ)器3.8奔騰系列的虛存組織計(jì)算機(jī)組成原理53.1存儲(chǔ)器概述3.1.1存儲(chǔ)器的分類(lèi)（將第3章存儲(chǔ)器層次結(jié)構(gòu)-2）3.1.2存儲(chǔ)器的層次結(jié)構(gòu)（將第3章存儲(chǔ)器層次結(jié)構(gòu)-2）3.1.3主存儲(chǔ)器的技術(shù)指標(biāo)計(jì)算機(jī)組成原理63.1.3主存儲(chǔ)器的技術(shù)指標(biāo)1、幾個(gè)基本概念：字存儲(chǔ)單元：存放一個(gè)機(jī)器字的存儲(chǔ)單元，相應(yīng)的單元地址叫字地址，按字編址的機(jī)器稱之為字尋址計(jì)算機(jī);字節(jié)存儲(chǔ)單元：存放一個(gè)字節(jié)的單元，相應(yīng)的地址稱為字節(jié)地址，按字節(jié)編址的機(jī)器稱之為字節(jié)尋址計(jì)算機(jī);一個(gè)機(jī)器字可包含多個(gè)字節(jié)，所以一個(gè)存儲(chǔ)單元也可包含多個(gè)能夠單獨(dú)編址的字節(jié)地址。計(jì)算機(jī)組成原理73.1.3主存儲(chǔ)器的技術(shù)指標(biāo)2、幾個(gè)技術(shù)指標(biāo):(1)存儲(chǔ)容量：指一個(gè)存儲(chǔ)器中可以容納的存儲(chǔ)單元總數(shù)，以字節(jié)B為單位：KB、MB、GB、TB；1KB=210B1MB=220B1GB=230B1TB=240B存儲(chǔ)容量越大，能存儲(chǔ)的信息就越多;計(jì)算機(jī)組成原理83.1.3主存儲(chǔ)器的技術(shù)指標(biāo)(2)存取時(shí)間(又訪問(wèn)時(shí)間)：一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀出到數(shù)據(jù)總線上所經(jīng)歷的時(shí)間。通常取寫(xiě)操作時(shí)間等于讀操作時(shí)間，故稱存儲(chǔ)器存取時(shí)間;(3)存儲(chǔ)周期：連續(xù)啟動(dòng)兩次讀操作所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存取時(shí)間，其時(shí)間單位為ns;(4)存儲(chǔ)器帶寬：?jiǎn)挝粫r(shí)間里存儲(chǔ)器所存取的信息量，用來(lái)衡量數(shù)據(jù)傳輸速度。通常以位/秒或字節(jié)/秒做度量單位;計(jì)算機(jī)組成原理93.2SRAM存儲(chǔ)器3.2.1基本的靜態(tài)存儲(chǔ)元陣列3.2.2基本的SRAM邏輯結(jié)構(gòu)3.2.3讀/寫(xiě)周期波形圖計(jì)算機(jī)組成原理103.2SRAM存儲(chǔ)器主存（內(nèi)部存儲(chǔ)器）是半導(dǎo)體存儲(chǔ)器，根據(jù)信息存儲(chǔ)的機(jī)理不同分為兩類(lèi)：靜態(tài)讀寫(xiě)存儲(chǔ)器(SRAM)：存取速度快，一般用作cache。動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器(DRAM)：存儲(chǔ)容量大，一般用作主存。計(jì)算機(jī)組成原理113.2.1基本的靜態(tài)存儲(chǔ)元陣列1、存儲(chǔ)位元：一個(gè)鎖存器（雙穩(wěn)態(tài)觸發(fā)器），供電時(shí)可無(wú)限期保存數(shù)據(jù)

(0或1)，斷電則數(shù)據(jù)丟失；

2、三組信號(hào)線：(1)地址線：經(jīng)地址譯碼器接每個(gè)存儲(chǔ)單元的選擇線(行線)，從而打開(kāi)存儲(chǔ)元的輸入與非門(mén)，有數(shù)據(jù)輸入時(shí)，鎖存器記憶輸入數(shù)據(jù)；A0-A5，可指定26=64個(gè)存儲(chǔ)單元(2)數(shù)據(jù)線：I/O0，I/O1，I/O2，I/O3，根數(shù)等于機(jī)器字長(zhǎng)；總存儲(chǔ)位元64*4=256；(3)控制線：R/W，控制讀寫(xiě)操作；讀寫(xiě)不會(huì)同時(shí)發(fā)生。計(jì)算機(jī)組成原理123.2.1基本的靜態(tài)存儲(chǔ)元陣列3、基本的靜態(tài)存儲(chǔ)元陣列存儲(chǔ)位元三組信號(hào)線地址線行線數(shù)據(jù)線控制線計(jì)算機(jī)組成原理133.2.2基本的SRAM邏輯結(jié)構(gòu)SRAM芯片大多采用雙譯碼方式，以便組織更大的存儲(chǔ)容量。采用了二級(jí)譯碼：將地址分成x向、y向兩部分。計(jì)算機(jī)組成原理143.2.2基本的SRAM邏輯結(jié)構(gòu)結(jié)構(gòu)分析：A0~A7為行地址譯碼線：輸出256行；A8~A14為列地址譯碼線：輸出128行；存儲(chǔ)器數(shù)據(jù)寬度：8位存儲(chǔ)容量(32K×

8位)：

256行×128列×8位=28行×

27列×

8位=215

個(gè)(存儲(chǔ)單元)×

8位=32K×

8位計(jì)算機(jī)組成原理153.2.2基本的SRAM邏輯結(jié)構(gòu)片選信號(hào)CS：低電平有效時(shí)門(mén)G1G2均被打開(kāi)，選擇該芯片寫(xiě)入時(shí)：寫(xiě)使能信號(hào)WE低電平有效，G1開(kāi)啟使輸入緩沖器打開(kāi)，G2關(guān)閉使輸出緩沖器關(guān)閉，數(shù)據(jù)線上數(shù)據(jù)寫(xiě)入存儲(chǔ)陣列中鎖存器；讀出時(shí)：讀使能信號(hào)OE低電平有效，G1關(guān)閉使輸入緩沖器關(guān)閉，G2打開(kāi)使輸出緩沖器打開(kāi)，存儲(chǔ)陣列中鎖存器中的數(shù)據(jù)讀出到數(shù)據(jù)線；注意：每時(shí)每刻WE和OE最多只有一個(gè)處于低電平；計(jì)算機(jī)組成原理163.2.2基本的SRAM邏輯結(jié)構(gòu)讀與寫(xiě)的互鎖邏輯片選信號(hào)，CS有效時(shí)(低電平)，門(mén)G1、G2均被打開(kāi)。讀出使能信號(hào)OE有效時(shí)(低電平)，門(mén)G2開(kāi)啟，當(dāng)寫(xiě)命令WE=1時(shí)(高電平)，門(mén)G1關(guān)閉，存儲(chǔ)器進(jìn)行讀操作。寫(xiě)操作時(shí)，WE=0，門(mén)G1開(kāi)啟，門(mén)G2關(guān)閉。注意，門(mén)G1和G2是互鎖的，一個(gè)開(kāi)啟時(shí)另一個(gè)必定關(guān)閉，這樣保證了讀時(shí)不寫(xiě)，寫(xiě)時(shí)不讀。片選信號(hào)讀使能信號(hào)寫(xiě)使能信號(hào)計(jì)算機(jī)組成原理173.2.3讀/寫(xiě)周期波形圖讀寫(xiě)周期圖：反映SRAM工作時(shí)間關(guān)系1、讀周期：

讀數(shù)據(jù)：先地址線有效，再CS和OE同時(shí)有效，稍后數(shù)據(jù)線開(kāi)始出現(xiàn)讀出數(shù)據(jù)，讀出后CS和OE都維持一段時(shí)間有效，使數(shù)據(jù)線上的數(shù)據(jù)維持較長(zhǎng)時(shí)間；計(jì)算機(jī)組成原理183.2.3讀/寫(xiě)周期波形圖讀周期相關(guān)參數(shù)：

讀出時(shí)間TAQ：從CS和OE都同時(shí)低電平有效開(kāi)始到數(shù)據(jù)線上出現(xiàn)有效的讀出數(shù)據(jù)為止的時(shí)間；讀周期時(shí)間TRC：從地址線低電平有效開(kāi)始到CS和OE處于高電平并允許地址線發(fā)生變化的一段時(shí)間；片選讀時(shí)間TEQ：CS負(fù)跳變開(kāi)始至讀出數(shù)據(jù)所需要的時(shí)間；讀數(shù)據(jù)時(shí)間TGQ：從OE低電平有效開(kāi)始至讀出數(shù)據(jù)所需要的時(shí)間；計(jì)算機(jī)組成原理193.2.3讀/寫(xiě)周期波形圖2、寫(xiě)周期：寫(xiě)數(shù)據(jù)時(shí)，先地址線有效，再CS有效，后WE有效，稍后數(shù)據(jù)線上的寫(xiě)入數(shù)據(jù)開(kāi)始寫(xiě)入鎖存器，數(shù)據(jù)寫(xiě)入后依次致WE和CS高電平，為了寫(xiě)入可靠，數(shù)據(jù)線上的數(shù)據(jù)維持到地址線有效可以改變信號(hào)之后；計(jì)算機(jī)組成原理203.2.3讀/寫(xiě)周期波形圖寫(xiě)周期相關(guān)參數(shù)：

片選對(duì)控制的建立時(shí)間TSA→從地址有效到寫(xiě)有效的時(shí)間；寫(xiě)入時(shí)間TWD→從數(shù)據(jù)線上數(shù)據(jù)正確建立開(kāi)始到數(shù)據(jù)寫(xiě)入結(jié)束的時(shí)間寫(xiě)維持時(shí)間THD→數(shù)據(jù)寫(xiě)完后要維持一段時(shí)間；寫(xiě)周期時(shí)間TWC→從地址線低電平有效開(kāi)始到CS和WE處于高電平并允許地址線發(fā)生變化的一段時(shí)間；存取周期為了便于控制，一般取讀周期時(shí)間TRC=寫(xiě)周期時(shí)間TWC，稱存取周期計(jì)算機(jī)組成原理213.3DRAM存儲(chǔ)器3.3.1DRAM存儲(chǔ)位元的記憶原理3.3.2DRAM芯片的邏輯結(jié)構(gòu)3.3.3讀/寫(xiě)周期、刷新周期3.3.4存儲(chǔ)器容量的擴(kuò)充3.3.5高級(jí)的DRAM結(jié)構(gòu)（選學(xué)）3.3.6DRAM主存讀/寫(xiě)的正確性校驗(yàn)（選學(xué)）計(jì)算機(jī)組成原理223.3.1DRAM存儲(chǔ)元的記憶原理SRAM存儲(chǔ)器的存儲(chǔ)位元是一個(gè)觸發(fā)器，它具有兩個(gè)穩(wěn)定的狀態(tài)。而DRAM存儲(chǔ)器的存儲(chǔ)位元是由一個(gè)MOS晶體管(起開(kāi)關(guān)作用)和一個(gè)電容器(充滿電荷為1，沒(méi)有電荷為0)組成的記憶電路。計(jì)算機(jī)組成原理233.3.1DRAM存儲(chǔ)元的記憶原理寫(xiě)1到存儲(chǔ)位元輸出緩沖器關(guān)閉、刷新緩沖器關(guān)閉，輸入緩沖器打開(kāi)（R/W為低），輸入數(shù)據(jù)DIN=1送到存儲(chǔ)元位線上；行選線為高，打開(kāi)MOS管，于是位線上的高電平給電容器充電，表示存儲(chǔ)了1。計(jì)算機(jī)組成原理243.3.1DRAM存儲(chǔ)元的記憶原理寫(xiě)0到存儲(chǔ)位元：輸出緩沖器和刷新緩沖器關(guān)閉，輸入緩沖器打開(kāi)，輸入數(shù)據(jù)DIN=0送到存儲(chǔ)元位線上；行選線為高，打開(kāi)MOS管，于是電容上的電荷通過(guò)MOS管和位線放電，表示存儲(chǔ)了0。計(jì)算機(jī)組成原理253.3.1DRAM存儲(chǔ)元的記憶原理從存儲(chǔ)位元讀出1：輸入緩沖器和刷新緩沖器關(guān)閉，輸出緩沖器/讀放打開(kāi)（R/W為高）。行選線為高，打開(kāi)MOS管，電容上所存儲(chǔ)的1送到位線上，通過(guò)輸出緩沖器讀出放大器發(fā)送到DOUT，即DOUT=1。計(jì)算機(jī)組成原理263.3.1DRAM存儲(chǔ)元的記憶原理DRAM的刷新：由于讀出1是破壞性讀出，必須恢復(fù)存儲(chǔ)位元中原存的1。輸入緩沖器關(guān)閉，刷新緩沖器打開(kāi)，輸出緩沖器讀放打開(kāi)，DOUT=1經(jīng)刷新緩沖器送到位線上，再經(jīng)MOS管寫(xiě)到電容上(充電)。計(jì)算機(jī)組成原理273.3.1DRAM存儲(chǔ)元的記憶原理每次讀出雖然是破壞性讀出，但他每次都會(huì)自動(dòng)回復(fù)；當(dāng)長(zhǎng)期沒(méi)有讀/寫(xiě)命令時(shí)，刷新電路會(huì)自動(dòng)產(chǎn)生一次假讀而完成刷新操作；每個(gè)位單元的刷新時(shí)間間隔一般要求≤8ms;計(jì)算機(jī)組成原理283.3.2DRAM芯片的邏輯結(jié)構(gòu)圖3.7(a)：1M×4位DRAM芯片的管腳圖，兩個(gè)電源、兩個(gè)地線、一個(gè)空腳（NC）。計(jì)算機(jī)組成原理293.3.2DRAM芯片的邏輯結(jié)構(gòu)列選通信號(hào)行選通信號(hào)計(jì)算機(jī)組成原理303.3.2DRAM芯片的邏輯結(jié)構(gòu)DRAM邏輯結(jié)構(gòu)與SRAM不同：增加了行地址鎖存器和列地址鎖存器→由于DRAM存儲(chǔ)器容量很大，地址線寬度相應(yīng)要增加，這勢(shì)必增加芯片地址線的管腳數(shù)目。為避免這種情況，采取的辦法是分時(shí)傳送地址碼。若地址總線寬度為10位，先傳送地址碼的高位部分A0～A9，由行選通信號(hào)RAS打入到行地址鎖存器；然后傳送地址碼的低位部分A10～A19，由列選通信號(hào)CRS打入到列地址鎖存器。芯片內(nèi)部?jī)刹糠趾掀饋?lái)，地址線寬度達(dá)20位，存儲(chǔ)容量為1M×4位。計(jì)算機(jī)組成原理313.3.2DRAM芯片的邏輯結(jié)構(gòu)增加了刷新計(jì)數(shù)器和相應(yīng)的控制電路→DRAM讀出后必須刷新，而未讀寫(xiě)的存儲(chǔ)元也要定期刷新，而且要按行刷新，所以刷新計(jì)數(shù)器的長(zhǎng)度等于行地址鎖存器。刷新操作與讀/寫(xiě)操作是交替進(jìn)行的，所以通過(guò)2選1多路開(kāi)關(guān)來(lái)提供刷新行地址或正常讀/寫(xiě)的行地址。計(jì)算機(jī)組成原理323.3.3讀/寫(xiě)周期、刷新周期1、讀周期：從行選通信號(hào)RAS下降沿開(kāi)始，到下一個(gè)RAS信號(hào)的下降沿為止，即連續(xù)兩個(gè)讀周期的時(shí)間間隔。地址線行地址有效后，用行選通信號(hào)RAS打入行地址鎖存器；接著地址線上傳送列地址，用列選通信號(hào)CAS打入列地址鎖存器；經(jīng)行列地址譯碼，讀寫(xiě)命令R/W=1，數(shù)據(jù)線上有輸出數(shù)據(jù)。計(jì)算機(jī)組成原理333.3.3讀/寫(xiě)周期、刷新周期2、寫(xiě)周期：從行選通信號(hào)RAS下降沿開(kāi)始，到下一個(gè)RAS信號(hào)的下降沿為止的時(shí)間，即連續(xù)兩個(gè)讀周期的時(shí)間間隔。地址線行地址有效后，用行選通信號(hào)RAS打