數(shù)字電路設(shè)計 第6章 半導(dǎo)體存儲器與可編程邏輯器件

第6章半導(dǎo)體存儲器與可編程邏輯器件1.存儲器概述2.只讀存儲器（ROM）3.隨機(jī)存取存儲器（RAM）4.可編程邏輯器件5.利用Multisim分析半導(dǎo)體存儲器1.存儲器概述一、半導(dǎo)體存儲器分類1）按存取方式：只讀存儲器（ReadOnlyMemory，簡稱ROM）：只讀不寫、電路結(jié)構(gòu)簡單、斷電后數(shù)據(jù)可以長期保存。隨機(jī)存取存儲器（RandomAccessMemory，簡稱RAM）：既能讀出、寫入數(shù)據(jù)，斷電后數(shù)據(jù)不能保存。2）根據(jù)存儲器制造工藝的不同：雙極型存儲器：速度快、價格高和功耗大。MOS型存儲器：工藝簡單、集成度高、功耗小、價格低。3）根據(jù)存儲器數(shù)據(jù)的輸入/輸出方式不同：串行存儲器：數(shù)據(jù)輸入或輸出采用串行方式，需要引腳數(shù)目較少。并行存儲器：讀寫速度快，但數(shù)據(jù)線和地址線占用芯片的引腳數(shù)較多。二、存儲器的性能指標(biāo)

（1）存儲容量：是指存儲器能夠容納二進(jìn)制信息的總量，即存儲信息的總比特數(shù)，也稱為存儲器的位容量。存儲器的容量=字?jǐn)?shù)（m）×字長（n）。（2）存取時間：存取時間是來衡量存儲器的存取速度的，是指啟動一次存儲器讀/寫操作，到該操作完成所經(jīng)歷的時間。很顯然，存取時間越短，則存取速度越快。目前，高速緩沖存儲器的存取時間已小于20ns，中速存儲器在60ns到100ns之間，低速存儲器在100ns以上。（3）存儲周期：是連續(xù)啟動兩次獨(dú)立的存儲器操作所需的最小時間間隔。由于存儲器在完成讀/寫操作之后需要一段恢復(fù)時間，所以存儲器的存儲周期略大于存儲器的存取時間。如果在小于存儲周期的時間內(nèi)連續(xù)啟動兩次存儲器訪問，那么存取結(jié)果的正確性將不能得到保證。存取周期也是用來衡量存儲器存取速度的。2.只讀存儲器（ROM）1）ROM的電路結(jié)構(gòu)ROM的一般組成：地址譯碼器；存儲矩陣；輸出緩沖器字線：W0、W1、…、WN-1是存儲矩陣的輸入線，共有N=2n條。位線：D0、D1、…、DM-1為存儲矩陣的輸出線存儲單元：字線與位線的交叉處輸出緩沖器與存儲矩陣的輸出位線相連，有兩方面的作用：一是能提高存儲器的帶負(fù)載能力；二是實(shí)現(xiàn)對輸出狀態(tài)的三態(tài)控制，以便與系統(tǒng)的總線相連。2）掩膜只讀存儲器圖二極管ROM電路圖在進(jìn)行讀操作時，每輸入一個地址，地址譯碼器的字線W0～W3中將有一根為高電平，其余為低電平。掩膜式ROM主要特點(diǎn)：（1）存儲的內(nèi)容由制造廠家一次性寫入，寫入后便不能修改，靈活性差；（2）存儲內(nèi)容固定不變，可靠性高；（3）少量生產(chǎn)時造價較高，因而只適用于定型批量生產(chǎn)。存儲單元輸出表達(dá)式：地址字線數(shù)據(jù)A1A0W3W2W1W0D3D2D1D00000010101010010101010010001111110001110ROM中的數(shù)據(jù)表00011011A1A0VCCW0W1W2W3地址譯碼器D3

D2

D1

D0圖6-5用MOS管構(gòu)成的存儲矩陣圖ROM的陣列圖字線Wi與位線Dj的每個交叉點(diǎn)都是一個存儲單元。交叉點(diǎn)處接有二極管相當(dāng)于存儲1，沒有接二極管相當(dāng)于存儲的是0?！芭c”陣列和地址譯碼器相對應(yīng)，用“?”標(biāo)注地址碼；“或”陣列對應(yīng)于存儲矩陣，用“?”表示交叉處接有二極管，沒有接二極管的交叉點(diǎn)處不畫。3）可編程只讀存儲器總體結(jié)構(gòu)與掩模ROM一樣，但存儲單元不同，按照制作工藝，PROM分為一次可編程ROM、可擦除的可編程ROM、電可擦除的可編程ROM及快閃ROM等幾種類型。1）一次可編程只讀存儲器（a）熔絲型存儲單元

（b）結(jié)破壞型存儲單元PROM一旦進(jìn)行了編程，就不可能再修改了，所以稱為一次可編程只讀存儲器2）可擦除可編程只讀存儲器（EPROM)總體結(jié)構(gòu)與掩模ROM一樣，但存儲單元不同。圖EPROM存儲單元存儲單元需用兩只MOS管，集成度低，擊穿電壓高，速度較慢。EPROM的存儲單元多采用疊柵注入MOS管（Stacked-gateInjectionMetal-Oxide-Semiconductor，簡稱SIMOS），它有兩個柵極——控制柵和浮柵，控制柵與字線Wi相連，用以控制數(shù)據(jù)的讀出和寫入；浮柵沒有引出線，被包裹在二氧化硅（SiO2）絕緣層中，用于長期保存注入電荷。圖SIMOS管的結(jié)構(gòu)圖地址輸入A0~A1227648K×8位EPROM地址輸入A0~A12數(shù)據(jù)信號D0~D7VPPVCC138VSS圖EPROM2764的引腳框圖常用的EPROM有2716（2K×8位）、2732（4K×8位）、2764（8K×8位）和27512（64K×8位）等。3）電可擦除可編程只讀存儲器總體結(jié)構(gòu)與掩模ROM一樣，但存儲單元不同存儲單元數(shù)據(jù)的擦除和寫入都是利用隧道效應(yīng)，通過高壓脈沖向浮置柵充，放電實(shí)現(xiàn)。4）快閃存儲器編程和擦除操作不需要使用編程器，寫入和擦除的控制電路集成于存儲器芯片中圖快閃存儲器中疊柵MOS管的結(jié)構(gòu)圖圖快閃存儲器的存儲單元4）ROM的應(yīng)用1.用ROM實(shí)現(xiàn)組合邏輯函數(shù)從ROM的數(shù)據(jù)表可見： 若以地址線為輸入變量，則數(shù)據(jù)線即為一組關(guān)于地址變量的邏輯函數(shù)地址譯碼A1A0地址數(shù)據(jù)A1A0D3D2D1D0000101011011100100111110地址譯碼電路是與邏輯陣列，而且是全譯碼；存儲矩陣是或邏輯陣列。舉例：選取有3位地址輸入，4位輸出的8×4位的ROM圖邏輯函數(shù)的陣列圖2.用ROM實(shí)現(xiàn)數(shù)學(xué)函數(shù)表ROM構(gòu)成能實(shí)現(xiàn)函數(shù)

的運(yùn)算表電路，x的取值范圍為0～15的正整數(shù)。X3X2X1X0Y7Y6Y5Y4Y3Y2Y1Y0十進(jìn)制數(shù)0000000000000000100000001100100000010040011000010019010000010000160101000110012501100010010036011100110001491000010000006410010101000181101001100100100101101111001121110010010000144110110101001169111011000100196111111100001225真值表圖ROM實(shí)現(xiàn)函數(shù)的運(yùn)算表電路3.隨機(jī)存取存儲器（RAM）隨機(jī)存儲器也叫可讀寫存儲器。根據(jù)存儲單元的工作原理不同，RAM可分為靜態(tài)RAM（StaticRandomAccessMemory，簡稱SRAM）和動態(tài)的RAM（DynamicRandomAccessMemory，簡稱DRAM）兩種。SRAM使用觸發(fā)器作為存儲元件，因而只要使用直流電源，就可存儲數(shù)據(jù)。SRAM的特點(diǎn)是速度快，工作穩(wěn)定，且不需要刷新電路，使用方便靈活。但由于它所用MOS管較多，致使集成度低，功耗較大，成本也高。在微機(jī)系統(tǒng)中，SRAM常用做小容量的高速緩沖存儲器。DRAM使用電容作為存儲單元，只有通過刷新對電容再充電，才能長期保存數(shù)據(jù)。DRAM的特點(diǎn)是集成度高，功耗低，價格便宜，但由于電容存在漏電現(xiàn)象，電容電荷會因?yàn)槁╇姸饾u丟失，因此必須定時對DRAM進(jìn)行充電刷新。在微機(jī)系統(tǒng)中，DRAM常被用做內(nèi)存（即內(nèi)存條）。當(dāng)電源被移走后，SRAM和DRAM都會丟失存儲的數(shù)據(jù)，因此RAM被歸類為易失性存儲器。1）結(jié)構(gòu)與工作原理由存儲矩陣、地址譯碼器和讀/寫控制電路三部分組成2）RAM的存儲單元（1）SRAM的存儲單元六管CMOS管組成靜態(tài)存儲單元。T1T4為SR鎖存器，T5、T6為門控管；Xi=1時，所在行被選中，T５、T６導(dǎo)通，鎖存器的Q和Q′端與位線Dj、D′j接通；Yj＝１時，所在列被選中，Tj、T′j導(dǎo)通，該列存儲單元和讀／寫控制電路接通。（2）DRAM的存儲單元動態(tài)存儲單元是利用MOS管柵極電容可以存儲電荷的原理存儲單元以T２及其柵極電容C為基礎(chǔ)構(gòu)成，數(shù)據(jù)存于柵極電容C中。若電容C充有足夠的電荷，使T２導(dǎo)通，這一狀態(tài)為邏輯０，否則為邏輯１。數(shù)據(jù)經(jīng)T5由Do輸出。進(jìn)行寫操作時，R／W′為低電平，由于Yj為高電平，T４導(dǎo)通，輸入數(shù)據(jù)Di經(jīng)T４并由寫入刷新控制電路反相，再經(jīng)T１寫入到電容器C中。這樣，當(dāng)輸入數(shù)據(jù)為０時，電容充電；而輸入數(shù)據(jù)為１時，電容放電。3）RAM的擴(kuò)展位擴(kuò)展方式適用于每片RAM,ROM字?jǐn)?shù)夠用而位數(shù)不夠時接法：將各片的地址線、讀寫線、片選線并聯(lián)即可

圖RAM的位擴(kuò)展方法示意圖字?jǐn)U展方式適用于每片RAM,ROM位數(shù)夠用而字?jǐn)?shù)不夠時

圖RAM字?jǐn)U展方法示意圖4.可編程邏輯器件（PLD）可編程邏輯器件（ProgrammableLogicDevice）是從20世紀(jì)70年代初發(fā)展起來的一種新型邏輯器件，發(fā)展過程中，先后出現(xiàn)了PROM、PLA、PAL、GAL、CPLD、FPGA等類型。隨著微電子技術(shù)、超大規(guī)模集成電路技術(shù)、計算機(jī)輔助設(shè)計（CAD）技術(shù)的進(jìn)步和發(fā)展，PLD器件功能越來越強(qiáng)大，應(yīng)用越來越廣泛。1）PLD的邏輯符號表示方法（a）與門（b）或門（c）輸出恒等于0的與門（d）互補(bǔ)輸出緩沖器（e）三態(tài)輸出緩沖器2）可編程邏輯陣列PLAPLA中不需要包含輸入變量的所有最小項(xiàng)，而是有多少個“與”門，就可以通過編程產(chǎn)生多少個乘積項(xiàng)。這些乘積項(xiàng)也不一定是最小項(xiàng)，而是由編程來確定。這樣做顯然提高了芯片的利用率。PLA是把PROM中的地址譯碼器改為可編程的“與”門陣列得到的器件。故PLA采用“與”門陣列和“或”門陣列均可編程的邏輯結(jié)構(gòu)。3）PLA的邏輯陣列圖雖然PLA的芯片利用率較高，但對于多輸出函數(shù)則需要提取、利用公共的“與”項(xiàng)，設(shè)計的軟件算法比較復(fù)雜。此外，PLA的兩個陣列均為可編程的，不可避免地使編程后器件的運(yùn)行速度下降了。圖PLA的邏輯陣列圖4）可編程陣列邏輯PAL

20世紀(jì)70年代末美國的單片存儲器公司MMI率先推出PAL采用雙極型熔絲工藝，只能編程一次；由可編程的與門陣列、固定的或門陣列和輸出電路組成；具有多種輸出結(jié)構(gòu)。（1）PAL的基本電路結(jié)構(gòu)圖PAL的基本電路結(jié)構(gòu)

舉例：PAL實(shí)現(xiàn)下列邏輯函數(shù)。圖邏輯函數(shù)陣列圖（2）PAL的輸出結(jié)構(gòu)和反饋形式

根據(jù)PAL器件輸出電路結(jié)構(gòu)和反饋方式的不同，可將它們分成專用輸出結(jié)構(gòu)、可編程輸入/輸出結(jié)構(gòu)、寄存器輸出結(jié)構(gòu)、異或輸出結(jié)構(gòu)、運(yùn)算選通反饋結(jié)構(gòu)等。（一）專用輸出結(jié)構(gòu)具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)（二）可編程輸入/輸出（可編程I/O）結(jié)構(gòu)圖可編程輸入/輸出結(jié)構(gòu)（三）寄存器輸出結(jié)構(gòu)圖寄存器輸出結(jié)構(gòu)通過反饋建立起Qn與Qn+1之間的邏輯關(guān)系。（四）帶有異或門的輸出結(jié)構(gòu)圖寄存器輸出結(jié)構(gòu)可編程輸入端XOR控制輸出極性XOR=0，Y與S同相；XOR=1，Y與S反相；（3）通用陣列邏輯GAL1985年，LATTICE公司在PAL結(jié)構(gòu)基礎(chǔ)上生產(chǎn)出的新一代可編程邏輯器件。采用E2CMOS工藝，可電擦除；使用電子標(biāo)簽技術(shù)對器件的編程資料進(jìn)行管理。由可編程的與門陣列、固定的或門陣列和輸出電路組成。每個輸出位線上都具有相同的可編程輸出結(jié)構(gòu)——輸出邏輯宏單元（OLMC）；采用結(jié)構(gòu)控制字方式，實(shí)現(xiàn)OLMC輸出組態(tài)配置。（1）GAL的電路結(jié)構(gòu)（以GAL16V8為例）8個輸入數(shù)據(jù)緩沖器

8個反饋緩沖器

8個輸出三態(tài)緩沖器

1個時鐘輸入緩沖器

1個輸出使能緩沖器

8個OLMC32行×64位的與陣列

（2）GAL的輸出邏輯宏單元(OLMC)AC0、AC1(n)、XOR(n)、AC1(m)均為結(jié)構(gòu)控制字中的一位數(shù)據(jù)，通過對結(jié)構(gòu)控制字編程，可以設(shè)定OLMC的工作模式。三態(tài)多路開關(guān)（4選1）—用來從VCC、地、OE、第一與項(xiàng)中選擇1個作三態(tài)使能輸出多路開關(guān)（2選1）—AC0+AC1(n)=1，選中“Q端”；AC0+AC1(n)=0，選中“異或門輸出”D觸發(fā)器—存儲異或門的輸出信號反饋多路開關(guān)—用于從寄存器Q端、本級輸出、鄰級輸出、地電平中選擇一個作反饋緩沖器的輸入信號5.CPLD、FPGA和在系統(tǒng)編程技術(shù)簡介1）CPLD的結(jié)構(gòu)

由GAL發(fā)展而來的大規(guī)?？删幊踢壿嬈骷ɑ旧鲜荊AL的擴(kuò)充），采用CMOS和可擦除E２

CMOS工藝（具有非易失性），延遲固定。圖CPLD的基本結(jié)構(gòu)圖每個PAL/GAL組都稱為一個邏輯陣列塊（logicarrayblock，簡稱LAB）。每個LAB都可以交互連接于其它I/O（輸入/輸出）控制塊，使用可編程互連陣列（ProgrammableInterconnectArray，簡稱PIA）來形成大邏輯功能。和PAL、GAL相似，CPLD也是基于“與、或”的體系結(jié)構(gòu)。LAB中包含32到幾百個宏單元。典型的宏單元具有一個“與”陣列、一個乘積項(xiàng)選擇矩陣、一個“或”門、一個可編程寄存器部分。PIA由穿過CPLD芯片的導(dǎo)線，以及每個LAB中宏單元可以形成的連接組成。通過使用PIA，任何宏單元都可以連接到相同LAB內(nèi)部的其它宏單元上，也可以連接到其它設(shè)備LAB中的宏單元上，或連接到其它I/O。其連接對于大多數(shù)CPLD是使用E2CMOS技術(shù)來生成的。2)現(xiàn)場可編程門陣列FPGA

由若干獨(dú)立的可編程邏輯模塊排列成行列方陣（可編程邏輯模塊采用查找表技術(shù)實(shí)現(xiàn)組合邏輯），采用SRAM工藝（具有易失性），延遲不固定。圖FPGA的基本結(jié)構(gòu)圖開關(guān)矩陣SM可編程連接點(diǎn)PIP布線FPGA內(nèi)部的互連資源3）在系統(tǒng)可編程技術(shù)在系統(tǒng)編程是指用戶可以在自己設(shè)計的目標(biāo)系統(tǒng)上、為實(shí)現(xiàn)預(yù)定邏輯功能而對邏輯器件進(jìn)行編程或改寫。使用ISP技術(shù)可實(shí)現(xiàn)幾乎所有類型的數(shù)字邏輯電路功能，使得在一塊芯片上由用戶自行實(shí)現(xiàn)大規(guī)模數(shù)字系統(tǒng)的設(shè)想成為現(xiàn)實(shí)，這是PLD設(shè)計技術(shù)發(fā)展中的一次重要變革。ISP技術(shù)及其系列產(chǎn)品有ispLSI、ispGAL和ispGDS，其顯著特點(diǎn)是在系統(tǒng)可編程功能，它結(jié)合了可編程邏輯器件結(jié)構(gòu)靈活、性能優(yōu)越、設(shè)計簡單等特點(diǎn)，為用戶提供了傳統(tǒng)的PLD技術(shù)無法達(dá)到的靈活性