集成電路 (5)課件

第九章

專用集成電路設(shè)計

9.1引言

集成電路，包括通用電路和專用電路，傳統(tǒng)的制造方法都是人工完成版圖設(shè)計后流片生產(chǎn)，這種方式又稱為全定制電路的設(shè)計和生產(chǎn)。全定制電路的設(shè)計從系統(tǒng)設(shè)計開始到版圖設(shè)計結(jié)束，這是電子系統(tǒng)的全程設(shè)計。在晶體管級和版圖級后端設(shè)計中，通過對晶體管級電路和布局線的優(yōu)化設(shè)計，可以使最后的設(shè)計結(jié)果速度快、占用芯片面積小、可靠性高，芯片的性能指標(biāo)一般要高于在PLD上實現(xiàn)的系統(tǒng)。然而，全程設(shè)計的投資大、時間長，因此只有那些市場需求量大的IC，才考慮采用全定制方式設(shè)計和生產(chǎn)。目前，為了提高設(shè)計的成功率，即使是全定制設(shè)計，也并非在全程設(shè)計完成后立即流片生產(chǎn)，而是將設(shè)計實現(xiàn)分成兩個階段進行。當(dāng)前端設(shè)計和仿真全部結(jié)束后，首先將設(shè)計結(jié)果用HDPLD實現(xiàn)，以驗證系統(tǒng)的實際性能。當(dāng)確認(rèn)設(shè)計結(jié)果已達(dá)到所要求的性能指標(biāo)后，再進行后端設(shè)計，組織流片生產(chǎn)。全定制電路（包括通用電路和ASIC）的設(shè)計，可以采用隨機邏輯設(shè)計、陣列邏輯設(shè)計和標(biāo)準(zhǔn)單元設(shè)計等方式。

9.2門陣列和門海陣列設(shè)計

陣列邏輯是結(jié)構(gòu)化邏輯設(shè)計中廣泛采用的電路形式，目前廣泛采用的陣列形式有PLA門陣列和門海陣列等。

IO焊盤塊單元行單元布線區(qū)門陣列9.2.1門陣列設(shè)計

門陣列是在一個芯片上把門電路排成陣列形式，門電路的構(gòu)成是兩對或三對共柵或不共柵的P型晶體管和N型晶體管，稱為基本單元。

共柵四管單元電路及其版圖

不共柵四管單元電路及版圖

對于一些標(biāo)準(zhǔn)的邏輯門，如與非門、或非門、觸發(fā)器等，可事先將若干個基本單元用確定的連線連接起來，構(gòu)成“宏單元”，這樣可以加快門陣列的設(shè)計過程。因為這時只需對“宏單元”進行布局，并在宏單元之間布線。布線通道是門陣列芯片的重要組成部分。門陣列設(shè)計的芯片面積利用率比較低。

9.2.3門陣列和門海陣列的設(shè)計流程

利用門陣列和門海陣列設(shè)計ASIC，雖然在后端設(shè)計中不需要設(shè)計全套掩膜，但還是需要完成2~4塊掩膜版的設(shè)計，因此，后端設(shè)計和后仿真工作仍需完成。一般，在用門陣列或門海陣列實現(xiàn)之前，都已經(jīng)用PLD器件作了樣機試驗，因此，可以利用PLD的設(shè)計結(jié)果，轉(zhuǎn)換到門陣列或門海陣列上。門陣列（包括門海陣列）的電路結(jié)構(gòu)簡單，單元規(guī)則化，設(shè)計比較容易。而且其集成密度、功耗、速度和可靠性等特性都可與全定制電路相媲美。同時，計人員并不需要了解很多版圖設(shè)計知識，大大便利了用戶的設(shè)計工作。

9.3標(biāo)準(zhǔn)單元設(shè)計

標(biāo)準(zhǔn)單元法設(shè)計是一種常用的集成電路設(shè)計方法。所謂標(biāo)準(zhǔn)單元，是指預(yù)先設(shè)計完畢并存放在單元庫中的元件，這些元件在邏輯功能層次和版圖層次都經(jīng)過優(yōu)化和標(biāo)準(zhǔn)化設(shè)計，標(biāo)準(zhǔn)單元的邏輯符號及電學(xué)特性存入邏輯庫中，版圖則存入版圖庫。標(biāo)準(zhǔn)單元設(shè)計，就是在設(shè)計中用圖形或硬件描述語言調(diào)用庫元件，在布局布線階段，這些庫元件的版圖也被EDA工具所調(diào)用，進行自動布局和布線。單元庫中的每個單元都具有3種描述方式：①單元的邏輯符號（以字母L為特征符），②單元的拓?fù)浒鎴D（以字母O為特征符），③單元的掩膜版圖（以字母A為特征符）。

反相器單元反相器的邏輯符號反相器的拓?fù)鋱D反相器的掩膜版圖9.4設(shè)計檢驗

對于ASIC的設(shè)計，當(dāng)前端設(shè)計完成以后，還必須進行版圖級的設(shè)計，因此，還應(yīng)進行后端設(shè)計的檢驗，即版圖驗證和后仿真。版圖驗證包括設(shè)計規(guī)則檢查（DRC），電學(xué)規(guī)則檢查（ERC）和版圖-原理圖一致性檢查（LVS）。版圖驗證的內(nèi)容是針對版圖設(shè)計中可能出現(xiàn)的幾類設(shè)計錯誤確定的，這幾種設(shè)計錯誤是幾何設(shè)計錯誤，電氣設(shè)計錯誤和拓?fù)溴e誤（布局和連線錯誤）。

9.4.1設(shè)計規(guī)則檢查（DRC）

設(shè)計規(guī)則檢查之前，要進行大量幾何圖形的運算（GOA），包括算術(shù)運算、邏輯運算和拓?fù)溥\算，以獲得版圖幾何圖形的相關(guān)數(shù)據(jù)。圖形的算術(shù)運算求得幾何圖形的長、寬、間距、面積等數(shù)據(jù)；拓?fù)溥\算主要有包含、相交、接觸、非接觸等，可以獲得圖形拓?fù)浣Y(jié)構(gòu)方面的數(shù)據(jù)（例如連接）；布爾運算主要是與（·AND·）、或（·OR·）、非（·NOT·）、減（·SUB·）、異或（·XOR·）等。9.4.2電學(xué)規(guī)則檢查（ERC）

在電學(xué)規(guī)則檢查之前，首先要進行電路網(wǎng)表提取（NPE），即從版圖提取出由其表示的電路網(wǎng)表。所以NPE實際上是將圖形問題轉(zhuǎn)換為網(wǎng)絡(luò)問題，以便于后繼的電學(xué)規(guī)則檢查和一致性檢查。

器件的識別，提取版圖中的無源器件電阻和電容、有源器件晶體管和二極管。電路連接信息的提取。器件參數(shù)的提取，主要是電阻值、電容值、寄生電阻值和寄生電容值等9.5后仿真

在版圖驗證中，EDA工具從實際的物理版圖中提取一個實際電路，而且還提取出一些關(guān)鍵的電學(xué)參數(shù)，如MOS管的柵極電容，擴散區(qū)和連線的寄生電容和電阻等，因此，除了可以驗證所設(shè)計的物理版圖是否能夠?qū)崿F(xiàn)原電路的功能外，還可以對包含寄生參數(shù)的電路作進一步的仿真和分析，這一步工作就稱為后仿真。在后仿真之前，首先應(yīng)進行參數(shù)反注釋，即將根據(jù)版圖分析計算得到的實際的電學(xué)參數(shù)值，加到相應(yīng)