微機原理06存儲器

5.1存儲器的分類與組成5.2隨機存取存儲器5.3只讀存儲器5.4存儲器的連接5.5其他類型的存儲器第5章存儲系統(tǒng)5.1存儲器的分類與組成半導體存儲器的分類半導體存儲器的組成內存儲器:通過CPU的外部總線直接與CPU相連的存儲器稱為內存儲器（簡稱內存或主存）外存儲器:CPU要通過I/O接口電路才能訪問的存儲器稱為外存儲器（簡稱外存或二級存儲器）存儲器的分類存儲器信息的器件和媒體半導體存儲器、磁表面存儲器、磁泡存儲器和磁芯存儲器以及光盤存儲器等。CPU的連接方式5.11半導體存儲器的分類隨機存取存儲器（RAM）Random

AccessMemory半導體存儲器

RAM在程序執(zhí)行過程中，每個存儲單元的內容根據(jù)程序的要求既可隨時讀出，又可隨時寫入，故可稱讀／寫存儲器。它主要用來存放用戶程序、原始數(shù)據(jù)、中間結果，也用來與外存交換信息和用作堆棧等。RAM所存儲的信息在斷開電源時會立即消失，是一種易失性存儲器。只讀存儲器（ROM）Read

OnlyMemoryRAM在程序執(zhí)行過程中，每個存儲單元的內容只能讀出，不能寫入。它主要用來存放固定的程序。如系統(tǒng)軟件等.ROM所存儲的信息在斷開電源時不會丟失.5.1.2半導體存儲器的組成

半導體存儲器的組成框圖如圖5.3所示。它一般由存儲體、地址選擇電路、輸入輸出電路和控制電路組成。1.存儲體

存儲體是存儲1或0信息的電路實體，它由許多存儲單元組成，每個存儲單元賦予一個編號，稱為地址單元號。

存儲容量為1K×8位存儲器的地址用一組二進制數(shù)表示，其地址線的位數(shù)n與存儲單元的數(shù)量N之間的關系為：

2=Nn2.地址選擇電路

地址選擇電路包括地址碼緩沖器，地址譯碼器等。地址譯碼方式有兩種：1.單譯碼方式（或稱字結構）它的全部地址只用一個電路譯碼，譯碼輸出的字選擇線直接選中對應地址碼的存儲單元。2.雙譯碼方式（或稱重合譯碼）

它將地址碼分為X和Y兩部分，用兩個譯碼電路分別譯碼。

Ｘ向譯碼又稱行譯碼，其輸出線稱行選擇線，它選中存儲矩陣中一行的所有存儲單元。

Ｙ向譯碼又稱列譯碼，其輸出線稱列選擇線，它選中一列的所有單元。只有X向和Y向的選擇線同時選中的那一位存儲單元,才能進行讀或寫操作。3.讀/寫電路與控制電路

讀/寫電路包括讀/寫放大器、數(shù)據(jù)緩沖器（三態(tài)雙向緩沖器）等。它是數(shù)據(jù)信息輸入和輸出的通道。外界對存儲器的控制信號有讀信號（ＲＤ）、寫信號（ＷＲ）和片選信號（ＣＳ)。只有片選信號處于有效狀態(tài)，存儲器才能與外界交換信息。5.2.1靜態(tài)隨機存取存儲器

1.靜態(tài)ＲＡＭ的基本存儲電路靜態(tài)ＲＡＭ的基本存儲電路，是由６個ＭＯＳ管組成的ＲＳ觸發(fā)器.如圖5.5所示：5.2隨機存取存儲器（RAM）2.靜態(tài)RAM的組成靜態(tài)RAM的結構組成原理圖如圖5.6所示：3.靜態(tài)RAM的讀/寫過程

1)讀出過程（1）地址碼Ａ０－Ａ１１加到RAM芯片的地址輸入端，經X與Y地址譯碼器譯碼，產生行選與列選信號，選中某一存儲單元，該單元中存儲的代碼，經一定時間，出現(xiàn)在I／O電路的輸入端。（2）在送上地址碼的同時，還要送上讀/寫控制信號（R/W或RD、WR）和片選信號（CS）。

2.寫入過程（１）地址碼加在RAM芯片的地址輸入端，選中相應的存儲單元，使其可以進行寫操作。（２）將要寫入的數(shù)據(jù)放在DB上。（３）加上片選信號CS＝０及寫入信號R/W＝０。

4.靜態(tài)RAM芯片舉例

靜態(tài)RAM芯片有2114、2142、6116、6264等。例如：常用的Intel6116是CMOS靜態(tài)RAM芯片，屬雙列直插式、21引腳封裝。它的存儲容量為2K×8位，其引腳及內部結構框圖如圖5.7所示：

5.2.2動態(tài)隨機存儲器

動態(tài)RAM芯片是以MOS管柵極電容是否充有電荷來存儲信息的，其基本單元電路一般由四管、三管和單管組成，以三管和單管較為常用。動態(tài)基本存儲電路

１．三管動態(tài)基本存儲電路三管動態(tài)基本存儲電路如圖5.8所示，它由３個管子和兩條字選擇線，兩條數(shù)據(jù)線組成。

寫入操作讀出操作

對于三管動態(tài)基本存儲電路，即使電源不掉電，Cg的電荷也會在幾毫秒之內逐漸泄漏掉，而丟失原存１信息。為此，必須每隔１ms～３ms定時對Cg充電，以保持原存信息不變，此即動態(tài)存儲器的刷新（或叫再生）。

２．單管動態(tài)基本存儲電路

單管動態(tài)基本存儲電路如圖5.9所示，它Ｔ1管和寄生電容Cs組成。寫入時讀出時這是一個破壞性讀出，要保持原存信息，讀出后必須重寫。

動態(tài)RAM芯片舉例Intel2116單管動態(tài)RAM芯片的引腳和邏輯符號如圖5.10所示。Intel2116單管動態(tài)RAM芯片引腳名稱見表5.2。

Intel2116芯片的存儲容量為16K×1位，需要14條地址輸入線，但2116只有16條引腳。由于受封裝引線的限制，只用了A0到A67條地址輸入線，數(shù)據(jù)線只有1條(1位)，而且數(shù)據(jù)輸入(DIN)和輸出(DOUT)端是分開的，他們有各自的鎖存期。寫允許信號WE為低電平時表示允許寫入，為高電平時可以讀出。如表5.2指出，它需要3種電源。Intel2116的內部結構如圖5.11所示：綜上所述，動態(tài)基本存儲電路所需管子的數(shù)目比靜態(tài)的要少，提高了集成度，降低了成本，存取速度快。但由于要刷新，需要增加刷新電路，外圍控制電路比較復雜。靜態(tài)ＲＡＭ盡管集成度低些，但靜態(tài)基本存儲電路工作較穩(wěn)定，也不需要刷新，所以外圍控制電路比較簡單。究竟選用哪種ＲＡＭ，要綜合比較各方面的因素決定。

5.3.1只讀存儲器存儲信息的原理和組成

５.3只讀存儲器（ＲＯＭ）ＲＯＭ的存儲元件如圖5.12所示：它可以看作是一個單向導通的開關電路。當字線上加有選中信號時，如果電子開關Ｓ是斷開的，位線Ｄ上將輸出信息１；如果Ｓ是接通的，則位線Ｄ經Ｔ１接地，將輸出信息0。

ROM的組成結構與RAM相似，一般也是由地址譯碼電路、存儲矩陣、讀出電路及控制電路等部分組成1.不可編程掩模式MOS只讀存儲器不可編程掩模式MOSROM又稱為固定存儲器，其內部存儲矩陣的結構如圖5.13所示。5.3.2只讀存儲器的分類

2.可編程存儲器

為了克服上述掩模式MOSROM芯片不能修改內容的缺點，設計了一種可編程序的只讀存儲器PROM(ProgrammableROM），用戶在使用前可以根據(jù)自己的需要編制ROM中的程序。熔絲式PROM的存儲電路相當于圖5.12的元件原理圖。

3.可擦除、可再編程的只讀存儲器

PROM芯片雖然可供用戶進行一次修改程序，但仍很局限。為了便于研究工作，試驗各種ROM程序方案，就研制了一種可擦除、可再編程的ROM，即EPROM（ErasablePROM）。5.3.3EPROM芯片實例----Intel27161.Intel2716的引腳與內部結構

2716EPROM芯片的容量為2K×8位，采用NMOS工藝和雙列直插式封裝，其引腳、邏輯符號及內部結構見圖5.14（a）、（b）及（c）。2.2716的工作方式5.4存儲器的連接

本章要解決兩個問題：一個是如何用容量較小、字長較短的芯片，組成微機系統(tǒng)所需的存儲器；另一個是存儲器與ＣＰＵ的連接方法與應注意的問題。5.4.1存儲器芯片的擴充1.位數(shù)的擴充用１位或４位的存儲器芯片構成８位的存儲器，可采用位并聯(lián)的方法。

2.地址的擴充

當擴充存儲容量時，采用地址串聯(lián)的方法。地址譯碼電路是一種可以將地址碼翻譯成相應控制信號的電路。有2-4譯碼器，3-8譯碼器等。例：圖5.18是用4片16K×8位的存儲器芯片（或是經過位擴充的芯片組）組成64K×8位存儲器連接線路。

因此，在任一地址碼時，僅有一片芯片處于被選中的工作狀態(tài)，各芯片的取值范圍如表5.４所示。

字位擴充例:用2116芯片構成64K×8位的存儲體需要芯片數(shù)64K×8/16K×1=32片芯片分組64K/16K=4組每組芯片數(shù)8位/1位=8片/組三線地址譯碼器的設計每組芯片的地址范圍A0-A13A0-A13A0-A13A0-A13CSCS……D0D1D2…D7A0-A13A0-A13A0-A13A0-A13CSCS……譯碼器………Y7Y4A0-A13

1.只讀存儲器與8086CPU的連接ROM、PROM或EPROM芯片都可以與8086系統(tǒng)總線連接，實現(xiàn)程序存儲器。圖5.19給出了兩片2732EPROM與8086系統(tǒng)總線的連接示意圖。該存儲器子系統(tǒng)提供了4K字的程序存儲器(即存放指令代碼的只讀存儲器)。5.4.2存儲器與CPU的連接一般，當微機系統(tǒng)的存儲器容量少于16K字時，宜采用靜態(tài)RAM芯片.圖5.20給出了2K字的讀寫存儲器子系統(tǒng)。存儲器芯片選用靜態(tài)RAM6116(2K×8位)。2.靜態(tài)RAM與8086CPU芯片的連接3.EPROM、靜態(tài)RAM與8086CPU連接的實例

圖5.21給出了8086CPU組成的單處理器系統(tǒng)的典型結構。圖中，8086接成最小工作方式（MN/MX引腳置邏輯高電平）。當機器復位時，8086將執(zhí)行FFFF0H單元的指令。

5.4.3存儲器與CPU連接應該注意的一些問題

存儲器與CPU連接時，原則上可將存儲器的地址線、數(shù)據(jù)線與控制信號線分別接到CPU的地址總線、數(shù)據(jù)總線和控制總線上去。但在實用中，有些問題必須加以考慮。1.CPU外部總線的負載能力

2.各種信號線的配合與連接通常，由于CPU的各種信號要求與存儲器的各種信號要求有所不同，往往要配合以必要的輔助電路。數(shù)據(jù)線：數(shù)據(jù)傳送一般是雙向的。存儲器芯片的數(shù)據(jù)線有輸入輸出共用的和分開的數(shù)據(jù)線的連接兩種結構。對于共用的數(shù)據(jù)線，由于芯片內部有三態(tài)驅動器，故它可以直接與CPU數(shù)據(jù)總線連接。而輸入線與輸出線分開的芯片，則要外加三態(tài)門，才能與CPU數(shù)據(jù)總線相連,如圖5.22所示：

地址線：存儲器的地址線一般可以直接接到CPU的地址總線。而大容量的動態(tài)RAM，為了減少引線的數(shù)目，往往采用分時輸入的方式，這時，需在CPU與存儲器芯片之間加上多路轉換開關，用CAS與RAS分別將地址的高位與低位送入存儲器。

控制線：CPU通過控制線送出命令，以控制存儲器的讀寫操作，以及送出片選信號、定時信號等。3.CPU的時序與存儲器的存儲速度之間的匹配

CPU在取指和