2023年基于FPGA的PSK調(diào)制系統(tǒng)實驗報告

實驗題目：基于FPGA的PSK調(diào)制系統(tǒng)?專業(yè)班級:學生姓名：指導(dǎo)教師:設(shè)計時間：

基于ＦＰGA的PSK調(diào)制系統(tǒng)實驗?zāi)康恼莆者\用原理圖輸入法設(shè)計電路的方法,掌握QｕaｒｔuｓII的層次化設(shè)計方法。通過PＳK調(diào)制系統(tǒng)的設(shè)計，熟悉用EＤA軟件進行電路設(shè)計的具體流程,以及在硬件上的應(yīng)用。掌握絕對碼、相對碼的概念以及它們之間的變換關(guān)系和變換方法。掌握用鍵控法產(chǎn)生2ＰＳK信號的方法。掌握相對碼波形與2PＳＫ信號波形之間的關(guān)系、絕對碼波形與2DPSK信號波形之間的關(guān)系。實驗規(guī)定運用實驗板具有模擬信號解決的功能,設(shè)計一個移相鍵控信號發(fā)生器。規(guī)定運用板上的8位DIP開關(guān)設(shè)立基帶信號碼（８bit）。板上的DAＣ送出己調(diào)信號(正弦波），對8biｔ基帶信號循環(huán)調(diào)制。要有用于觀測的同步脈沖輸出。傳輸速率1２00ｂpｓ。為簡樸起見,載波頻率也是１200Hz。為簡樸起見,已調(diào)信號的相位和基帶信號碼的夫系柬用絕對調(diào)相方式。即基帶信號為l，己調(diào)信號的相位相對于參考相位改變180度?；鶐盘枮?,已調(diào)信號的相位與參考相位相同。實驗內(nèi)容１、PSK調(diào)制原理相移鍵控(PhaｓeShiftKｅyiｎg，PSＫ)，它是受鍵控的載波相位按數(shù)字基帶脈沖的規(guī)律而改變的一種數(shù)字調(diào)制方式。這種以載波的不同相位直接表達相應(yīng)數(shù)字信息的相位鍵控，通常被稱為絕對移相方式。當基帶信號為二進制數(shù)字脈沖序列時,所得到的相位鍵控信號為二進制相位鍵控,即2PSK，它的表達式為

式中，φ(ｔ）由數(shù)字信息“0”“1”控制。在絕對移相中,由于φ(t）選用的參考相位基準就是未調(diào)制的載波，所以φ(t)就是載波的絕對值。一般說來,數(shù)字信息為“1”時,φ(t)＝0，數(shù)字信息為“0”時,φ（t)=π。即

如圖所示２、系統(tǒng)總體設(shè)計系統(tǒng)的結(jié)構(gòu)框圖３、系統(tǒng)具體設(shè)計１分頻器設(shè)計根據(jù)題目中載波頻率小于３0kＨＺ的規(guī)定，生成載波信號的正弦信號發(fā)生器選擇１6位累加器，則其需要的時鐘在30kHZ以上即可。因此,設(shè)計中對20MHZ的系統(tǒng)時鐘進行５12分頻（39KHZ）和16384分頻（１．2２ＫＨZ)。512分頻所得時鐘作為正弦信號發(fā)生器的時鐘，16３8４分頻所得時鐘則作為整個系統(tǒng)的基帶信號。VNDL具體設(shè)計見附錄一。通過ＶＨDＬ包裝生成的分頻器模塊及其波形仿真圖如下面兩圖所示。分頻器模塊分頻器模塊波形仿真結(jié)果2正弦信號發(fā)生器設(shè)計DDＳ(ＤｉrｅｃtDｉgｉtａlSｙnｔhesizer)具有較高的頻率分辨率，可以實現(xiàn)頻率的快速切換,并且在頻率切換時能保持相位的連續(xù)，很容易實現(xiàn)頻率、相位、幅度的數(shù)字調(diào)制。本系統(tǒng)的正弦信號發(fā)生器模塊就是基于DDS技術(shù)設(shè)計的。DDS原理圖如下：DDS基本結(jié)構(gòu)上圖中M為相位累加器的位數(shù)。Ｎ為信號數(shù)據(jù)的位數(shù)。Ｆ為頻率控制字。fclk為系統(tǒng)的時鐘。由DＤＳ原理知其基頻為：fSIＮ＝ｆcｌｋ/２也即是設(shè)計的正弦信號發(fā)生器的精度為ｆSＩN。由以上知，當輸入的頻率控制字為F時,輸出正弦波的頻率為：fout=F*fSIＮ=Ｆ*fclk/2基于以上ＤDS原理，系統(tǒng)選擇16位的累加器。一個周期正弦波?。?個采樣點,在Eｘcel表格中可以用下拉單元格的方式迅速生成地址，地址范圍為0~63，即波形表中每種波形每周期?。?點。之后輸入公式“＝sin((A1/64)*2*3．1415926)”，再運用下拉單元格的方式,得到各個地址單元所相應(yīng)得正弦函數(shù)值。以上得到的正弦函數(shù)表往往不能被Ｄ/A轉(zhuǎn)換器直接運用,需要將其置映射到D／Ａ轉(zhuǎn)換器所能接受的數(shù)據(jù)空間內(nèi)。設(shè)計中所用D/Ａ轉(zhuǎn)換器為8位,其數(shù)據(jù)空間是0——255，可以運用公式“＝127.5*（１+B１）”來映射數(shù)據(jù)，影射后的數(shù)據(jù)為小數(shù),還須對其取整,輸入公式“=ＩNT(C１）”。然后復(fù)制所得數(shù)據(jù)，在ＱuaｒtｕsII平臺中生成hｅｘ文獻。由以上可得，系統(tǒng)需要使用６位地址線８位數(shù)據(jù)線的ROＭ作為數(shù)據(jù)存儲器。時鐘為512分頻（約為39KHＺ）所得信號。具體電路圖如圖10所示。正弦信號發(fā)生器電路圖設(shè)計時將頻率控制字設(shè)立為8192。也即輸出的正弦波頻率為4.8８KHZ。仿真結(jié)果如圖所示。正弦信號發(fā)生器模塊波形仿真結(jié)果3PSK模塊設(shè)計PSK模塊仿真結(jié)果如圖PＳK模塊仿真波形4數(shù)模轉(zhuǎn)換本系統(tǒng)數(shù)模轉(zhuǎn)換器采用ＤAC08３2,數(shù)模轉(zhuǎn)換模塊如下圖18所示。輸出的模擬量與輸入的數(shù)字量(ＤN-１＊2N-１+……+D0*２0）成正比,這就實現(xiàn)了從數(shù)字量到模擬量的轉(zhuǎn)換。輸入可有28（=２５6）個不同的二進制組態(tài)，輸出為２56個電壓之一,即輸出電壓不是整個電壓范圍內(nèi)任意值，只能是256個也許值中的一個。本系統(tǒng)規(guī)定輸出量是電壓,而DAC083２輸出的是電流量,所以還必須通過一個外接的運算放大器轉(zhuǎn)換成電壓，這里選用OＰ07集成運放，此運放具有極低的輸入失調(diào)電壓、極低的失調(diào)電壓溫漂能長期穩(wěn)定工作等特點。圖１8D／A轉(zhuǎn)換模塊系統(tǒng)總電路3：源程序清單1、分頻器程序LＩＢＲARYＩＥEE;USEＩEEE.ＳTD＿LOGIＣ_１１64.ALL；USＥIEＥE.STD＿ＬＯGIＣ_ＡRITH.ALＬ;UＳEIEEE.STD_ＬOGIC＿ＵNSIＧNED.ALL;ＥNTITＹｃlkdivISPＯＲT(clk:ＩＮSTD_LOGIＣ;--clk＿diｖ2:OUTSTD_LＯＧIＣ；－－ｃlk_dｉv4:OUＴＳTD＿LOＧIC；--clk_ｄiv8:OUTＳTD_LOＧIＣ；--cｌｋ_diｖ16:OUＴSＴD_LOＧＩC;－-ｃlk_div3２:OUTSTD_ＬOGIC；--ｃｌk＿diｖ256：OUTSTD_LOGIC;ｃlk_ｄｉv５１2:OUTSTD_ＬOGIC;clk_dｉｖ1６384:OUTSTD_LOGIC)；ENDclｋdiv；ＡＲＣHITECTＵREｒtｌOFcｌkdｉｖISSＩGＮALcｏｕnt：STD＿LOGIＣ＿VECTOR（１3DOWNTO０);BＥGＩNＰROCEＳS(clk）BＥGIＮIＦ(clｋ＇ｅventANDｃlk='1＇）THEＮIF(cｏunｔ="11"）ＴＨENＣｏuｎt<＝(OＴＨERS=＞'0＇);ＥLSEＣoｕnt<＝coｕｎt＋1;ENDIF；ＥＮＤIF;ENDPROＣESS;－-clk_div2＜=counｔ（0);－－ｃlk_ｄiv4＜＝cｏunt(1);--clk_diｖ8<=count(2）；--cｌk_dｉｖ１6<=coｕnt(３);-－ｃlk＿ｄiｖ32<＝count(４);--ｃlk_dｉv２56<＝coｕnt（7);ｃlk_dｉｖ5１２<＝counｔ(8);ｃlk_diｖ1６384<＝couｎt(1３)；ENＤｒtl;2、加法器程序lｉｂｒａryieee；USEＩEEE.STD_LＯGIC_１16４.ALＬ；USEIＥEE.SＴD＿LOGIC_UNＳIGNED.AＬＬ;ＥNTITＹＡＤDＥR１6ISPＯRT(A:INSＴD_LOGＩC＿ＶEＣTＯR(15DOWNTＯ0);B:INSTD_ＬOGIＣ_VEＣTOR（1５DOＷＮTO0);S：OUTSＴD_LＯＧIC＿VECTOR(15DOWＮTO0))；ＥNDADDＥR１６;AＲCＨIＴＥCＴＵＲEbehaｖOＦＡＤDＥR16ＩSＢEGINS<=A+Ｂ;ENDbehav;３、寄存器程序LIBRARＹIEEE;UＳEIEEE.ＳTＤ_LOGIＣ_1１64.ALL;ENＴITYREＧ32BISPＯＲT(LOAD:ＩNSＴD_LOGIC;DIN：ＩNＳTD_ＬＯＧIC_ＶECTＯＲ（１5DOWNTＯ0);ＤOUＴ:OUTＳＴD＿ＬＯGIＣ_VECＴＯR(15DOWNTＯ0));ENDREG3２B;ＡＲＣHIＴECTUREbehavOＦREG３2ＢIＳBEGＩＮPRＯＣEＳS(LＯAＤ,DIN）BEＧＩNＩFLOAＤ'EVＥＮＴANDLＯＡＤ=＇１＇THEＮDOUT<=DIＮ;EＮDIF;ENDPROCESS;EＮDbeｈav；４、ROM程序LIＢＲARYｉeｅe;UＳEiｅee.ｓtd＿ｌogic_116４．a(chǎn)lｌ;LIBRＡRYａltｅｒａ_mf；USEalterａ_mf.all；ENTITYDAＴAROMIS PORT (? ａddreｓｓ ?:INＳTD_LＯGIC_VECTOＲ(5DOWNＴO(shè)０); inｃloｃk? :INSTD_LOGＩC；??q ?:OUTSＴD_LOGIC_VＥＣTＯR(7DOWNTO0）?）;ENDDＡTAＲOM；AＲCHITECＴURESYNOFdａt(yī)aromＩS ＳＩGNAＬsub_ｗiｒｅ０ :STD＿LOGIC_VECＴO(shè)R（7DOＷNTO0）;?ＣOＭPONEＮTaltsyncｒaｍ?GＥNERIC( ?cｌocｋ_ｅnaｂlｅ＿inpuｔ＿a? ：STRINＧ;??cｌocｋ＿ｅnａble_output_ａ??:ＳTRING; ?ｉｎit_ｆｉlｅ ?：SＴRING; ｉnteｎdｅd_devｉｃe_familｙ ?：ＳＴRING; lpm＿hiｎｔ ?:STRINＧ;? lpｍ_typｅ ?:STRING; ?nuｍwoｒds＿a? :NATUＲAＬ; oｐeratｉoｎ_mｏde??:SＴRING;??outｄata＿aclr＿a :STＲIＮＧ; ｏutdaｔａ_ｒeg_ａ :STRING; wｉdtｈad_ａ :NATUＲＡL;? ｗｉdth_a :NAＴURAＬ;??ｗidth＿byteｅna_ａ :ＮATURＡＬ ); ＰORＴ( ??cｌocｋ0?:INSＴD＿LOGＩＣ;? ?aｄｄreｓs_a :INSTD_ＬOGIC_VECTOＲ（5DＯＷNTO0）;? ?q_a :OUTSTD_LOＧＩC_VECTOR(７DOWNTO0) );?ENＤCOMPOＮEＮT;ＢEＧIＮ ｑ＜=sub_wｉre0(7ＤＯWＮＴO(shè)0); altsyncram_ｃｏmｐonent:altsｙｎcrａm GＥNＥＲICMＡＰ(? clock_enabｌe_ｉnpuｔ_ａ=>"BYPASS＂,??cloｃk＿enable_ouｔpuｔ_a=＞"BYPＡSS",??ｉnit_filｅ＝>＂data.ｈex"， iｎｔendeｄ_device_family=>"CycloneＩI", lpm_ｈｉnt=＞"ENAＢＬE_RＵNTIMＥ_MＯD=YＥS，INSTANCE_NＡＭE=ROM1"， lｐm_ｔyｐe=>"altsyｎcｒaｍ＂， ?ｎuｍwoｒds_a＝>64, ?opｅratioｎ_ｍode=>"ROM",? outｄata_aclr_a＝>"NOＮE", ?outdatａ_reg_a=＞＂ＵNRＥGＩSTERED", widthad_a=＞6，??wiｄtｈ_a=>8， width＿byteenａ_a=>1?)?PORTMＡP(? clｏck0=>inclock， ａddｒｅss_a=>ａdｄress, ?ｑ_ａ=>sub_wｉｒe0 )；ENDＳYN;5、PSK模塊程序LＩBRAＲYIEEE;USＥIEEＥ．STD_ＬＯGIC_1164．ＡLL;UＳEIEＥＥ．STD_LOGIＣ＿UＮSIGNED.AＬL;ENTITＹAP_SKＩＳPＯRT(ＳIN:INSTＤ＿LOGIC_ＶECTOR(７DＯWNＴO(shè)0);K，Ａ，P：INSＴD_LOGIC;SOＵT：OUTSTD＿