第 電子設計自動化PPT課件

1、第1頁/共38頁11.1 是指以計算機硬件和系統(tǒng)軟件為基本工作平臺，利用PLD器件和EDA開發(fā)工具，在計算機上完成電路的功能設計、邏輯設計、性能分析、時序測試直至印刷電路板（簡稱PCB）的自動設計。第2頁/共38頁集成電路技術方面：1958年出現(xiàn)了第一塊數(shù)字集成電路。20世紀60年代初出現(xiàn)了小規(guī)模集成電路和中規(guī)模集成電路。1967年，數(shù)字集成電路跨入大規(guī)模集成電路時代，在一塊芯片上集成1000個以上的晶體管。1977年出現(xiàn)了在一塊芯片上集成13萬個晶體管的集成電路，從而使數(shù)字集成電路進入了超大規(guī)模集成電路時代。1998年，數(shù)字集成電路達到了在一塊芯片上集成超過一億個晶體管或基本單元的規(guī)模。從2

2、0世紀70年代起，在集成電路版圖設計方面，出現(xiàn)了基于門陣列和標準單元的計算機輔助設計工具；在系統(tǒng)設計方面，出現(xiàn)了計算機輔助電路分析工具和邏輯綜合與優(yōu)化工具，以及簡單可編程邏輯器件。20世紀80年代出現(xiàn)了PCB自動布局布線工具，標準的硬件描述語言HDL及其仿真工具，以及復雜可編程邏輯器件。20世紀90年代出現(xiàn)了可編程模擬電路，以及標準HDL的綜合工具，電子設計才真正進入了自動化時期。進入21世紀，又出現(xiàn)了可編程片上系統(tǒng)。第3頁/共38頁現(xiàn)代EDA技術的基本特征是采用高級語言描述，具有系統(tǒng)級仿真和綜合能力。與這些基本特征有關的技術有自頂向下設計方法、硬件描述語言（HDL）、邏輯綜合優(yōu)化、開放性和標

3、準化以及庫的引入。第4頁/共38頁 電子系統(tǒng)的仿真是用計算機模仿電子系統(tǒng)的實際工作情況。因此，仿真時要在計算機上建立電子元件和模塊的功能模型，還要將系統(tǒng)（電路）的構成描述給計算機。此外，設計工程師還要為被仿真的電路設計適當?shù)妮斎胄盘?，在計算機模擬結果出來后要對其進行分析，從而判定電路正確與否。根據(jù)設計驗證的不同層次和要求，仿真分為系統(tǒng)仿真、邏輯仿真、時序仿真、電路仿真等。電子系統(tǒng)的綜合是將較高層次的描述轉換為由低層次便于實現(xiàn)的模塊所裝配成的統(tǒng)一實體。綜合分高層綜合、邏輯綜合和版圖綜合。高層綜合是從系統(tǒng)級（算法級）的行為（功能）描述產生功能級的結構描述。邏輯綜合是將功能級描述轉化為邏輯（門）級的

4、描述。版圖綜合是在邏輯綜合完成后，由門級和電路級向物理版圖描述的轉換，完成最終的布局布線。電子系統(tǒng)的實現(xiàn)方式通常有通用集成電路、可編程器件和定制集成電路3種方式。第5頁/共38頁輸入電路與門陣列或門陣列輸入輸出輸入項與項或項輸出電路1&1A B C DA B C DY=ACDY=A+B+CAAA (a) 緩沖器畫法 (b) 與門畫法 (c) 或門畫法PLD的基本結構的基本結構PLD內部電路的簡化畫法內部電路的簡化畫法第6頁/共38頁11A BY1 Y211&11A BY1 Y211&A A B BY1 Y2與陣列或陣列第7頁/共38頁SPLD的分類的分類分類與陣列或陣列

5、輸出電路編程方式PROM固定可編程固定熔絲PLA可編程可編程固定熔絲PAL可編程固定固定熔絲GAL可編程固定可組態(tài)電可擦除第8頁/共38頁111A2 A1 A0D2 D1 D0與陣列(固定)&1 1 1或陣列(可編程)第9頁/共38頁例例用PROM實現(xiàn)下列一組函數(shù)ABCCABBCACBAYADACDCADABYACCBBAYABCDDABCABBAY4321用PROM實現(xiàn)組合邏輯函數(shù)的方法與ROM相同，即首先列出要實現(xiàn)的邏輯函數(shù)的真值表，然后再根據(jù)真值表畫出用PROM實現(xiàn)這些邏輯函數(shù)的陣列圖。第10頁/共38頁真真值值表表A B C DY1 Y2 Y3 Y40 0 0 00 0 0 1

6、0 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10 0 0 00 0 0 00 0 0 10 0 0 10 1 0 00 1 0 00 1 0 10 1 0 11 0 0 01 0 1 01 1 1 01 1 1 11 1 1 11 1 1 11 1 1 11 1 1 1第11頁/共38頁陣陣列列圖圖Y1 Y2 Y3 Y4A A B B C C D D第12頁/共38頁111I2 I1 I0O2 O1 O0與陣列(可編程)&1 1 1或陣列

7、(可編程)第13頁/共38頁用用PLA實現(xiàn)邏輯函數(shù)的基本原理是基于函實現(xiàn)邏輯函數(shù)的基本原理是基于函數(shù)的最簡與或表達式，故數(shù)的最簡與或表達式，故首先需要將邏輯首先需要將邏輯函數(shù)化為最簡與或表達式，然后根據(jù)最簡函數(shù)化為最簡與或表達式，然后根據(jù)最簡與或表達式畫出與或表達式畫出PLAPLA的陣列圖。的陣列圖。例例用PLA實現(xiàn)下列一組函數(shù)ABCCABBCACBAYADACDCADABYACCBBAYABCDDABCABBAY4321第14頁/共38頁化化簡簡CAABYADACABYACBYAY4321陣陣列列圖圖A A B B C C D DY1 Y2 Y3 Y4第15頁/共38頁111I3 I2 I1

8、 I0O3 O2 O1 O0與陣列(可編程)&1或陣列(固定)1&1 1 11I3O3&111I2I1I01111O2O1O0第16頁/共38頁專專用用輸輸出出結結構構1I輸入O&1可可編編程程I/I/O O結結構構1I輸入、 反饋及 I/OI/O&11 1EN第17頁/共38頁帶反饋的寄存器結構帶反饋的寄存器結構1I輸入、 反饋及 I/OI/O&11 1EN D QCQ異或型輸出結構異或型輸出結構I/O&1I1輸入、 反饋及 I/O1 1EN D QCQ =1第18頁/共38頁例例 如圖所示為用PAL實現(xiàn)的一組組合邏輯函數(shù)，試寫出該組邏

9、輯函數(shù)的表達式。1AY3&111BCD1111Y2Y1Y0解解 根據(jù)如圖所示PAL與陣列的編程情況可知，函數(shù)Y3是由4個與項相加組成的，這4個與項分別為ABC、BCD、ACD和ABD，所以函數(shù)Y3的表達式為：ABDACDBCDABCY3同理，函數(shù)Y2是由3個與項、和相加組成的，函數(shù)Y1是由2個與項和相加組成的，函數(shù)Y0是由個與項AB和相加組成的，所以：BAABYBABAYDCBBAY012第19頁/共38頁111912&1OLMC 11813&1OLMC 11714&1OLMC 11615&1OLMC 11516&1OLMC 11417&

10、1OLMC 11318&1OLMC 11219&1OLMC 11OEC048121620242811(19)(18)(17)(16)(15)(14)(13)(12)0871516232431323940474855566337111519232731GAL器件在制造工藝上采用了EECMOS工藝，可以反復編程，且集成度比PAL有了較大的提高，其與陣列的規(guī)模大大超過了PAL，每個或門的輸入端數(shù)增加到810個，可實現(xiàn)較為復雜的邏輯函數(shù)。在結構上，GAL不但直接繼承了PAL器件的由一個可編程與陣列驅動一個固定或陣列的結構，而且還具有可編程的輸出邏輯宏單元（簡稱OLMC）。通過對OLMC

11、編程，可實現(xiàn)多種形式的輸出，使用起來比PAL更加靈活方便。第20頁/共38頁11100100011=1DQQ011UCCAC0AC1(m)AC1(n)I/O(n)接與陣列反饋COEOECPTMUXTSMUXOMUXFMUX1&XOR(n)接鄰級輸出(m)AC1(n)AC011100100GAL16V8GAL16V8中中OLMCOLMC的結構的結構第21頁/共38頁 OLMC 輸出狀態(tài)與結構控制字SYN、AC0、AC1(n)的關系 SYN AC0 AC1(n)功 能說 明 0 1 0寄存器輸出純時序輸出 0 1 1組合與寄存器混合輸出本單元組合輸出，其他單元至少一個寄存器輸出 1 0 0

12、純組合輸出無內部反饋和使能控制 1 0 1純輸入方式輸入為 I/O(m)，三態(tài)門禁止 1 1 1組合輸出組合 I/O輸出，第一乘積項控制輸出使能第22頁/共38頁CPLD基本上沿用了GAL的陣列結構，在一個器件內集成了多個類似GAL的大模塊，大模塊之間通過一個可編程集中布線區(qū)連接起來。在GAL中只有一部分引腳是可編程的（OLMC），其他引腳都是固定的輸入腳。而在CPLD中，所有的信號引腳都可編程，既可做輸入，又可做輸出，故稱為I/O腳。如圖所示給出了一個典型CPLD的內部結構框圖。總布線區(qū)（GRP）是一個二維的開關陣列，負責將輸入信號送入通用邏輯模塊，并提供通用邏輯模塊之間的連接通路。在GRP

13、兩側各有一個巨模塊，每個巨模塊含8個通用邏輯模塊（GLB）、一個輸出布線區(qū)（ORP）、一組輸入總線和16個輸入/輸出模塊（IOC）。第23頁/共38頁FPGA是由普通的門陣列（需在制造廠加工，又稱為掩膜門陣列）發(fā)展而來的，其結構與CPLD大不相同，其內部含有成千上萬個較小的邏輯單元，所以在布局上呈二維分布。要將如此眾多的邏輯單元連接起來，需要豐富的連線資源，其布線的難度和復雜性較高。Xilinx公司的XC系列FPGA器件由可編程輸入/輸出模塊（簡稱IOB）、可編程邏輯模塊（簡稱CLB）和可編程連線資源（簡稱PI）3種可編程邏輯單元組成。第24頁/共38頁CLBI/OB可編程內部連線輸入緩沖器O

14、FFONMUX2DMUX1I/O輸出三態(tài)控制ST輸入輸出緩沖器OEQI/O 時鐘輸入通道輸出通道 XCXC系列系列FPGAFPGA的內部的內部結構框圖結構框圖可編程輸入可編程輸入/ /輸出輸出模塊（模塊（I/OBI/OB）第25頁/共38頁MUX1組合邏輯電路ABCD輸入輸出XYGFK時鐘DSRQ存儲電路XCXC系列系列FPGAFPGA的的CLBCLB結構結構第26頁/共38頁開關矩陣開關矩陣CLBBCKADXYCLBCLBCLBCLBCLB直接連線垂直通用連線垂直長線水平通用連線水平長線XCXC系列系列FPGAFPGA的的PIPI連接方式連接方式第27頁/共38頁：ISP技術采用EECMOS

15、工藝，其編程數(shù)據(jù)存儲在EEPROM中，通過電信號擦寫，無需專用的編程器就可編程，可預先將器件安裝在電路板上，預留編程口（插座），用微機通過編程電纜就可以在線對器件編程，使用非常方便。ISP技術采取了在信號引腳上增加三態(tài)門和增加編程接口與控制電路兩項措施來實現(xiàn)在系統(tǒng)編程。：ICR技術采用SRAM工藝，在線寫入，無需專用的寫入器。由于SRAM所存信息掉電時無法保存，因此每次通電都必須重新寫入編程數(shù)據(jù)，這類FPGA的編程稱為配置。由于SRAM的寫入次數(shù)沒有限制，因此可無窮多次的配置。FPGA有多種在線配置方式可分成被動配置和主動配置兩類。：反熔絲開關是由在多晶硅與擴散層之間夾有特殊介質的可編程低阻元

16、件構成的開關。未編程時多晶硅與擴散層呈高阻狀態(tài)；在多晶硅和擴散層兩端加上編程電壓時介質擊穿，多晶硅與擴散層導通。由于介質一旦被擊穿就無法還原，所以這是一種一次性編程方法。第28頁/共38頁：將所設計的電路以開發(fā)軟件要求的某種形式表達出來，并輸入到相應的軟件中。主要包括原理圖輸入方式、硬件描述語言輸入方式、高級設計輸入方式、波形設計輸入方式、層次設計輸入方式和底層設計輸入方式，最常用的是原理圖輸入方式和硬件描述語言輸入方式兩種。：由EDA開發(fā)工具根據(jù)設計輸入文件自動生成用于器件編程、波形仿真及延時分析等所需的數(shù)據(jù)文件。通常設計實現(xiàn)是由EDA開發(fā)工具自動完成的，設計者只能通過設置一些控制參數(shù)來控制

17、設計實現(xiàn)過程。設計實現(xiàn)時主要完成優(yōu)化和合并、映射、布局和布線以及生成編程文件4個任務。第29頁/共38頁：包括功能仿真和時序仿真兩部分，這一步通過功能仿真器和時序分析器來完成，利用編譯器產生的數(shù)據(jù)文件自動完成邏輯功能仿真和時序特性仿真。在仿真文件中加載不同的激勵，可以觀察中間結果以及輸出波形。必要時，可以返回設計輸入階段，修改設計輸入，最終達到設計要求。：將設計階段生成的編程文件（熔絲圖文件或位流文件）裝入到可編程器件中。由于器件編程需要滿足一定的條件，如編程電壓、編程時序、編程算法等，因此，對于不能進行在系統(tǒng)編程（ISP）的CPLD器件和不能在線配置（ICR）的FPGA器件，需要編程專用設備

18、（編程器）完成器件編程。第30頁/共38頁：在管理器窗口的FileProject菜單中選擇Name項打開Project Name對話框，從Project Name對話框中選擇適當?shù)尿寗悠骱湍夸?，鍵入項目名后點擊OK。（1）打開原理圖編輯器。在管理器窗口的File 菜單中選擇New打開New列表框。從New列表框中選擇Graphic Editor File和.gdf項，然后點擊OK。此時便會出現(xiàn)一個原理圖編輯窗口。（2）輸入元件和模塊。在原理圖編輯窗口空白處雙擊鼠標左鍵或在Symbol菜單中選擇Enter Symbol，打開Enter Symbol對話框。從Enter Symbol對話框中選擇適

19、當?shù)膸旒八璧钠骷K），然后點擊OK。這樣所選元件（模塊）就會出現(xiàn)在編輯窗口。重復這一步，選擇需要的所有模塊。相同的模塊可以采用復制的方法產生。用鼠標左鍵選中器件并按住左鍵拖動，可以將模塊放到適當?shù)奈恢谩５?1頁/共38頁（3）放置輸入、輸出引腳。輸入、輸出引腳的處理方法與元件一樣。在原理圖編輯窗口空白處雙擊鼠標左鍵或在Symbol菜單中選擇Enter Symbol便打開了Enter Symbol對話框。在Symbol Name框中鍵入input、output或bidir，分別代表輸入、輸出和雙向I/O。點擊OK。這樣輸入或輸出引腳便會出現(xiàn)在編輯窗口中。重復這一步產生所有的輸入和輸出引腳，

20、也可以通過復制的方法得到所有引腳。電源和地與輸入、輸出引腳類似，也作為特殊元件，采用上述方法在Symbol Name中鍵入VCC（電源）或GND（地），即可使它們出現(xiàn)在編輯窗口中。（4）連線。將電路圖中的兩個端口相連的方法：將鼠標指向一個端口，鼠標箭頭會自動變成十字“+”。一直按住鼠標左鍵拖至另一端口。放開左鍵，則會在兩個端口間產生一根連線。連線時若需要轉彎，則在轉折處松一下左鍵，再按住繼續(xù)移動。連線的粗細通過點鼠標右鍵彈出菜單中的Line Style來選擇，粗線代表總線。（5）輸入/輸出引腳和內部連線命名。輸入/輸出引腳命名：在引腳的PIN-NAME位置雙擊鼠標左鍵，然后鍵入信號名。內部連線

21、的命名方法是：選中連線，然后鍵入信號名。總線的信號名一般用Xn-1.0表示，其中的單個信號名為Xn-1、Xn-2、X0。第32頁/共38頁（6）保存文件。在File菜單中選擇Save As或Save，如是第一次保存，需輸入文件名。（7）建立默認的符號文件。在層次化設計中，如果當前編輯的文件不是頂層文件，則往往需要為其產生一個符號，將其打包成一個模塊，以便在上層電路設計時加以引用。建立符號文件的方法是，在File菜單中選擇Create Default Symbol項即可。（1）打開文本編輯器。在管理器窗口的File 菜單中選擇New打開New列表框。選擇Text Editor File， 此時便

22、會出現(xiàn)一個文本編輯窗口。點擊OK。（2）選擇HDL種類。在File菜單中選擇Save As或Save，或在工具欄點擊按鈕，打開Save As對話框，鍵入文件名并選擇文件擴展名，MAX+plus支持3種HDL：VHDL、Verilog HDL和Altera HDL，對應的擴展名依次為vhd、v和tdf。這一步也可以等到HDL源碼輸入完以后再做，但先確定HDL種類可以在鍵入HDL源碼時自動檢查并顯示其中的語法錯誤。第33頁/共38頁（3）輸入HDL源碼。（4）保存文件。在File菜單中選擇Save，保存輸入的HDL源碼。（5）建立默認的符號文件。與由原理圖生成符號文件的方法一樣。運行編譯器的方法：

23、在MAX+plus菜單中選Compiler選項。啟動編譯器后首先進行編譯與電路網絡表提取工作。做完這一工作后編譯器便停下來等待用戶的指示。如果編譯中未發(fā)現(xiàn)錯誤，則可以點擊窗口中的Start，接著做設計實現(xiàn)的工作。編譯器有很多參數(shù)設置，但并不是每一項都需要用戶去設置，有些設置編譯器可自動選擇（如器件選擇、引腳分配等），而其他的設置往往有默認值。做好必要的設置后，在編譯器窗口中按Start就可以連續(xù)執(zhí)行后續(xù)的設計步驟，產生的數(shù)據(jù)文件的擴展名會出現(xiàn)在各個執(zhí)行框的下方。第34頁/共38頁（1）打開波形圖編輯器。在管理器窗口的File菜單中選擇New打開New列表框。選擇Waveform Editor

24、File和.scf項，按OK。此時便會出現(xiàn)一個波形圖編輯窗口。（2）設定時間參數(shù)。從File菜單中選擇End Time項，鍵入仿真結束時間，按OK。在Options菜單中選擇Grid Time項，鍵入顯示網格間距的時間，按OK。（3）確定需觀察的信號。在Node菜單中選擇Enter Nodes From SNF（SNF指仿真網絡表文件）項，打開Enter Nodes From SNF對話框。在Type框中選擇信號類別，最常用的是Input和Output（輸入、輸出）。點List按鈕，將所選類別的所有信號均列于Available Nodes & Groups框中。從Available Nodes & Group