一種音視頻監(jiān)視系統(tǒng)的設(shè)計和實現(xiàn)-設(shè)計應(yīng)用

精品文檔-下載后可編輯一種音視頻監(jiān)視系統(tǒng)的設(shè)計和實現(xiàn)-設(shè)計應(yīng)用音視頻監(jiān)控是安全防范系統(tǒng)的重要組成部分，它是一種防范能力較強的綜合系統(tǒng)。音視頻監(jiān)控以其直觀、準(zhǔn)確、及時和信息內(nèi)容豐富而廣泛應(yīng)用于許多場合。近年來，隨著計算機、網(wǎng)絡(luò)以及圖像處理、傳輸技術(shù)的飛速發(fā)展，音視頻監(jiān)控技術(shù)也有了長足的發(fā)展。在音視頻技術(shù)不斷的發(fā)展情況下，音視頻監(jiān)控目前可分為兩大類：數(shù)字音視頻監(jiān)控系統(tǒng)和網(wǎng)絡(luò)監(jiān)控（嵌入式音視頻監(jiān)控系統(tǒng)）。

針對應(yīng)用選擇適合的器件

多數(shù)音視頻采集器件都支持單信道，以Y/Cr/Cb數(shù)據(jù)格式生成源同步數(shù)字信號。DSP雖然有能力采集數(shù)字音視頻信號，也能夠執(zhí)行數(shù)字信號處理任務(wù)，但通常卻僅支持少數(shù)幾條信道。本設(shè)計選擇了FPGA,事實證明這對于多信道輸入任務(wù)和信號處理任務(wù)都是良好的替代方案。

圖1所示為典型的安全視頻監(jiān)視系統(tǒng)，其中有一個3G/SD/HD/SDI視頻接口。在此設(shè)計中，攝像頭將3G-SDI格式的信息傳送到電路板，后者繼而收集數(shù)據(jù)，并且以145.5MHz的時鐘頻率將其轉(zhuǎn)換成10位（Y/Cr/Cb格式）的源同步視頻數(shù)據(jù)（10/20位的接口）。電路板以96kHz的時鐘頻率處理源同步音頻數(shù)據(jù)。

這里，存儲器的容量是512Mb,寬度是32位，所以FPGA必須支持高達2Gb的擴展能力。

對于這個設(shè)計來說，F(xiàn)PGA必須支持多達十條數(shù)字音視頻源同步輸入信道（20位源同步Y(jié)/Cr/Cb數(shù)據(jù)格式），并且必須可按照SD/HD數(shù)據(jù)格式配置。其他要求還包括音視頻信號處理和可選壓縮算法、帶有DMA引擎的中央處理單元和一個用來連接VGA顯示器或標(biāo)準(zhǔn)型電視機的音視頻輸出端口等。

要滿足這些技術(shù)條件，在實現(xiàn)設(shè)計時必須考慮幾個因素。其中的主要因素是時鐘要求分析、初始布局規(guī)劃、核生成和IP集成、時序約束定義以及布局布線后的時序分析和時序校正。但首先要決定FPGA的選擇。

FPGA的選擇

FPGA（Field-ProgrammableGateArray），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。

我們根據(jù)幾個因素進行選擇。器件需要滿足預(yù)計的I/O要求，并且必須具有相應(yīng)數(shù)量的邏輯單元、適宜的BlockRAM尺寸以及一定數(shù)量的時鐘緩沖器和時鐘管理器件，如鎖相環(huán)（PLL）、數(shù)字時鐘管理（DcM）模塊和乘累加模塊?；谶@些需求，我們選擇了Virtex-5XCVSX95T-FF1136.

時鐘要求分析

選擇FPGA之后，我們開始設(shè)計過程，即分析時鐘控制要求，然后將信號映射到I/O組或I/O引腳。

對于時鐘要求分析，重要的是考慮以下幾個因素：FPGA是否具有足夠的時鐘功能I/O線和全局時鐘I/O線？是否有足夠的PLL、DCM和全局時鐘緩沖器？全局時鐘I/O緩沖器是否支持所要求的頻率？

本設(shè)計的時鐘控制要求包括：一個以150MHz-200MHz頻率運行的全局系統(tǒng)時鐘，具有若干PLL供所有內(nèi)部邏輯用來進行處理；一個以250MHz頻率運行的全局時鐘，具有PLL/DCM的PCIExpress鏈接；一個以250MHz頻率運行的全局時鐘緩沖器（帶有PLL和DCM）用于以太網(wǎng)MAC;以及一個200MHz的時鐘（由PLL/DCM生成），用于I/O模塊中的逐位去歪斜等。

我們總共需要4~6個全局時鐘緩沖器和16個局部時鐘緩沖器。FPGAXCVSX95T-FF1136提供每組20個全局時鐘輸入引腳和4個時鐘功能I/O.也可將I/O組的時鐘功能引腳直接連接到區(qū)域緩沖器或I/O緩沖器，并且將其用于特定區(qū)域或相鄰區(qū)域。另外，各GTP/MGT還有一個參考時鐘輸入引腳。

初始布局規(guī)劃

Virtex-5FPGA共有18個I/O組，可以將各種輸入/輸出對映射到這些I/O組。有幾個I/O組支持20對輸入/輸出或10個全局時鐘。其他I/O組則大多支持40對輸入/輸出，每對輸入/輸出上有4個輸入時鐘功能引腳和8個輸出時鐘功能引腳。

同時，上下兩牛個FPGA包括三個時鐘控制模塊（CMT），即一個PLL和兩個DCM.對于需要上下兩半個器件中的PLL的所有全局時鐘信號，我們必須確保予以妥善映射，以使設(shè)計具有從全局時鐘輸入緩沖器到PLL的直接連接。然后我們使用剩下的14個I/O組，這些組支持40條I/O線，是單端/差分模式。每個組由4個單端時鐘功能引腳和8個差分時鐘功能引腳組成。接下來可以將時鐘功能引腳映射或連接到區(qū)域時鐘緩沖器或I/O時鐘緩沖器。

一般情況下，可以使用這些時鐘功能引腳和區(qū)域緩沖器來映射源同步時鐘輸入。區(qū)域緩沖器具有較低歪斜度，可以訪問三個區(qū)域（一個區(qū)域緩沖器所在的區(qū)域，以及其上和其下各一個區(qū)域）。但對于源同步數(shù)據(jù)的組選擇，我們傾向于只使用一個I/O組。如果需要其他IIO,則將I/O組用于已事先映射到相鄰組的數(shù)據(jù)信號。

設(shè)計的初始布局規(guī)劃按照幾個步驟進行。首先將系統(tǒng)時鐘放在上半部，然后將自動采集（可選）時鐘放在下半部。我們鎖定了每半部分的CMT,以滿足I/O組的3/4要求。這樣映射能確保每半部分都留有兩個PLL/DCM（CMT）可用于PCIExpress和千兆位以太網(wǎng)的MAC（SGMII）功能。

再把同步數(shù)據(jù)映射到含有區(qū)域時鐘的組，所以把10個音視頻信道輸入映射到剩下的I/O組。每條視頻信道由20條數(shù)據(jù)線、3個控制信號和3個視頻時鐘輸入組成。同時，每條音頻信道由4個數(shù)據(jù)信號、3個控制信號和1個音頻時鐘信號組成。這樣就滿足了32個信號至少使用兩個時鐘功能引腳的要求。

對于本設(shè)計，10個音視頻信道使用10個I/O組。我們將視頻時鐘和音頻時鐘映射到了時鐘功能引腳，以確保有效使用區(qū)域時鐘緩沖器和I/O時鐘緩沖器。根據(jù)PCB的要求，我們?yōu)橐粢曨l信道選擇了第5、6、13、17、18、19、20、22和25組。

對于DDR存儲器，設(shè)計支持1條32位的數(shù)據(jù)總線、14條地址線和若干條控制線。我們需要85~90個信號來映射DDR存儲器接口。根據(jù)PCB的布局，我們使用了I/O組11、23和15來映射DDR的全部I/0信號。由于DDR存儲器按照系統(tǒng)時鐘工作，所以我們選擇將DDR生成的讀數(shù)據(jù)DQS信號映射到具有時鐘功能的I/O線。

核生成與IP集成

Virtex-5支持可以用COREGenerator工具生成的時鐘控制模塊的各種配置。其中包括若干濾波器時鐘抖動PLL、一個具有濾波器時鐘抖動功能的PLL-DCM對、一個具有輸出雙倍數(shù)據(jù)速率（ODDR）的PLL-DCM對或DCM、一個標(biāo)準(zhǔn)型相移時鐘DCM和若干動態(tài)時鐘切換PLL.

要生成PLL,首先需要了解輸入是單端的還是差分的。然后，必須確定時鐘抖動是否適宜，以及是否使用了全局緩沖器來緩沖所有輸出。

為了使用ODDR觸發(fā)器在源同步輸出中驅(qū)動時鐘，我們實現(xiàn)了一個DCM,用于驅(qū)動ODDR觸發(fā)器來實現(xiàn)隨路時鐘控制。此DCM與我們用來進行內(nèi)部時鐘控制的DCM并行運行。

在生成PCIExpress核時，我們必須確保參考時鐘具有與PC主板上的PCIExpress插槽輸出相同的性能（即100MHz）。另外，我們還需要確定該核需要多少基址寄存器（BAR），以及BAR是存儲器映射還是I/O映射。我們?yōu)榈刂方獯a使用了BAR監(jiān)視器，這可以幫助生成BAR命中點。

在設(shè)計PCIExpress與系統(tǒng)局部總線之間的橋接器時，我們使用了BAR來訪問存儲器映射或I/O映射的寄存器或BlockRAM,確保該核及總線能正確訪問所有寄存器或BlockRAM.

如果上述任何點未命中，則主機PC在嘗試傳遞和執(zhí)行讀事務(wù)時就不會得到任何響應(yīng)。主機PC會進入未知的狀態(tài)，或者產(chǎn)生無法恢復(fù)的錯誤。

IP是英文InternetProtocol（網(wǎng)絡(luò)之間互連的協(xié)議）的縮寫，中文簡稱為"網(wǎng)協(xié)",也就是為計算機網(wǎng)絡(luò)相互連接進行通信而設(shè)計的協(xié)議。在因特網(wǎng)中，它是能使連接到網(wǎng)上的所有計算機網(wǎng)絡(luò)實現(xiàn)相互通信的一套規(guī)則，規(guī)定了計算機在因特網(wǎng)上進行通信時應(yīng)當(dāng)遵守的規(guī)則。任何廠家生產(chǎn)的計算機系統(tǒng)，只要遵守IP協(xié)議就可以與因特網(wǎng)互連互通。IP地址具有性，根據(jù)用戶性質(zhì)的不同，可以分為5類。另外，IP還有進入防護，知識產(chǎn)權(quán)，指針寄存器等含義。

對于IP集成，必須為各FPGA分別使用一個時鐘復(fù)位模塊。異步復(fù)位必須與每個時鐘都同步，無論是全局時鐘還是區(qū)域時鐘。就內(nèi)部而言，復(fù)位信號是相對于特定的時鐘而異步有效置位和同步無效置位，而其輸出則施加到各時鐘所屬的特定模塊。需要確保已經(jīng)將所有全局輸入時鐘連接到用CoreGen生成的PLL/DCM核。

將區(qū)域時鐘連接到BUFR/BUFIO.另外，為了避免布局布線工具使用不必要的布線資源，只能僅生成必要的復(fù)位信號。需要確保將PLL/DCM的鎖存條件傳送給外部引腳或配置寄存器。示例中，我們僅將200MHz系統(tǒng)時鐘的PLL鎖存器連接到了I/O引腳。

因為我們是在用高速源同步輸入和輸出進行設(shè)計，所以Virtex-5的逐位去歪斜功能幫助我們在輸入和輸出級滿足建立和保持要求，逐位去歪斜功能內(nèi)置于所有I/O模塊（10DELAY基元）。對于源同步輸入，源同步時鐘使用BUFIO或BUFR,因此會引入附加延遲。為了補償此延遲，我們通過一個IODELAY實例來驅(qū)動數(shù)據(jù)和時鐘輸入，該實例是按照具有已知延遲計數(shù)的輸入延遲模式配置的。我們通過修改延遲計數(shù)值來幫助滿足輸入級的時序要求。

輸出級的情況與此相似。因為同步時鐘信號是隨數(shù)據(jù)傳送，我們需要確保數(shù)據(jù)和時鐘信號的傳送方式能滿足FPGA或ASIC在另一端的建立和保持要求。對于時鐘和數(shù)據(jù)輸出，我們都使用了按照具有已知延遲計數(shù)值的輸出延遲模式配置的IODELAY實例。

時序考慮事項和約束定義

生成并實現(xiàn)IP之后，下一步是執(zhí)行時序。我們對所有輸入時鐘的周期、抖動和輸入偏移延遲進行了約束，并且設(shè)置了相對于源時鐘的所有輸出延遲和輸入對輸出的延遲。然后在用戶約束文件（UCF）中建立了時序和布局約束。

我們將所有輸入時鐘約束為特定頻率，并且用以下UCF代碼定義了抖動輸入：

NET"i_clk_200_s"TNM_NET="IN_200_CLKGRP";TIMESPEC"IN_200_CLKGRP"=PERIOD5nsHIGH50%INPUT_JITTER0.1ns

對于源同步數(shù)據(jù)，在SDR的情況下，我們可以將輸入時鐘設(shè)置為0度相移或180度相移，而在DDR的情況下可以將其設(shè)置為90度相移。圖2所示為時鐘在90度相移時的源同步DDR數(shù)據(jù)輸入時序。

圖2所示為時鐘在90度相移時的源同步DDR數(shù)據(jù)輸入時序

對于PCIExpress核和千兆位以太網(wǎng)MAC核上的時序約束，我們按照COREGenerator示例中的定義對BlockRAM和PLL/DCM使用了所有時序和布局約束。

因為許多Virtex-5設(shè)計都使用多個異步時鐘，所以我們必須在設(shè)計中定義偽通路，以使這些時鐘不受影響。

布局布線后的時序分析和時序校正

對設(shè)計進行布局布線后，我們運行了靜態(tài)時序分析（STA）和時序仿