?？啤队布枋稣Z(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)》-試卷-答案

專科《硬件描述語(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)》-試卷-答案PAGEPAGE3第3頁(yè)共9頁(yè)?？啤队布枋稣Z(yǔ)言和數(shù)字系統(tǒng)設(shè)計(jì)》一、（共36題,共150分）1.reg類型的數(shù)組通常用于描述存儲(chǔ)器，reg[15:0]MEM[0:1023];定義存儲(chǔ)器字的位數(shù)為（2分）A.1024B.16C.16384D.1040.標(biāo)準(zhǔn)答案：B2.下列關(guān)于同步有限狀態(tài)機(jī)的描述錯(cuò)誤的是（）（2分）A.狀態(tài)變化只能發(fā)生在同一個(gè)時(shí)鐘跳變沿；B.狀態(tài)是否變化要根據(jù)輸入信號(hào)，只要輸入條件滿足，就會(huì)立刻轉(zhuǎn)入到下一個(gè)狀態(tài)。C.在時(shí)鐘上升沿，根據(jù)輸入信號(hào)的變化，確定電路狀態(tài)D.利用同步狀態(tài)機(jī)可以設(shè)計(jì)出極其復(fù)雜靈活的數(shù)字邏輯電路系統(tǒng).標(biāo)準(zhǔn)答案：B3.關(guān)于如下描述，正確的說(shuō)法是()（2分）A.這種描述是錯(cuò)誤的B.該電路不可綜合C.該電路不可綜合，但生成的不是純組合邏輯D.以上說(shuō)法都不對(duì).標(biāo)準(zhǔn)答案：D4.下列關(guān)于流水線的描述錯(cuò)誤的是()（2分）A.流水線設(shè)計(jì)就是將組合邏輯系統(tǒng)地分割，并在各個(gè)部分（分級(jí)）之間插入寄存器，并暫存中間數(shù)據(jù)的方法；B.設(shè)計(jì)流水線目的是提高數(shù)據(jù)吞吐率C.流水線縮短了在一個(gè)時(shí)鐘周期內(nèi)給的那個(gè)信號(hào)必須通過(guò)的通路長(zhǎng)度，從而可以提高時(shí)鐘頻率D.增加流水線長(zhǎng)度可以節(jié)省更多延遲，流水線越長(zhǎng)，首次延遲越大，系統(tǒng)頻率就會(huì)降低。.標(biāo)準(zhǔn)答案：D5.以下關(guān)于Top-Down的設(shè)計(jì)方法不正確的描述是()（2分）A.Top-Down的設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手；B.Top-Down設(shè)計(jì)中的系統(tǒng)總體仿真與所選工藝有關(guān)C.Top-Down的設(shè)計(jì)方法從頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)D.自頂向下的設(shè)計(jì)方法可以早期發(fā)現(xiàn)結(jié)構(gòu)上的錯(cuò)誤.標(biāo)準(zhǔn)答案：B6.在verilog中，下列哪些操作一定是單bit？（）（2分）A.==B.^C.>D.&& .標(biāo)準(zhǔn)答案：A,B,C,D7.下面哪些是verilog的關(guān)鍵字（）（2分）A.inputB.assignC.writeD.module.標(biāo)準(zhǔn)答案：A,B,D8.全球主要的FPGA廠家有（）（2分）A.XilinxB.AlteraC.BroadcomD.Lattice.標(biāo)準(zhǔn)答案：A,B,D9.大規(guī)模數(shù)字邏輯設(shè)計(jì)原則，正確的說(shuō)法有（）（2分）A.異步設(shè)計(jì)原則B.組合時(shí)序電路分開原則C.面向RTL的原則D.先電路后代碼的原則.標(biāo)準(zhǔn)答案：B,C10.下面有關(guān)SRAM,DRAM的敘述，正確的有（）（2分）A.DRAM存儲(chǔ)單元的結(jié)構(gòu)比SRAM簡(jiǎn)單B.DRAM比SRAM成本高C.DRAM比SRAM速度快D.DRAM要刷新，SRAM不刷新.標(biāo)準(zhǔn)答案：A,D11.阻塞賦值與非阻塞賦值的差別及其各自的使用環(huán)境。（10分）標(biāo)準(zhǔn)答案：非阻塞（non-blocking)賦值語(yǔ)句(b17.輸出端口可以是net/register類型，輸出端口只能驅(qū)動(dòng)（2分）A.reg

B.wire

C.integer

D.tri

.標(biāo)準(zhǔn)答案：B18.在verilog設(shè)計(jì)中，下列說(shuō)法正確的是（）（2分）A.在邊沿敏感時(shí)序邏輯代碼中，應(yīng)使用非阻塞賦值（）B.要always塊產(chǎn)生組合邏輯時(shí)應(yīng)使用阻塞賦值（）C.模運(yùn)算符“”是可綜合的D.如果setup時(shí)間不滿足，可以降低時(shí)鐘頻率來(lái)解決.標(biāo)準(zhǔn)答案：A,B,C,D19.同步電路設(shè)計(jì)中出現(xiàn)setup時(shí)間不滿足，可以采取哪些措施解決（）？（2分）A.減小信號(hào)延時(shí)

B.降低時(shí)鐘頻率

C.pipeline

D.增加時(shí)鐘頻率

.標(biāo)準(zhǔn)答案：A,B,C20.下列邏輯電路中不屬于時(shí)序電路的是（）（2分）A.譯碼器

B.觸發(fā)器

C.數(shù)據(jù)選擇器

D.編碼器

.標(biāo)準(zhǔn)答案：A,C,D21.LATCH與DFF的區(qū)別有（）（2分）A.LATCH由電平觸發(fā)，非同步控制,DFF由時(shí)鐘延觸發(fā)，同步控制B.LATCH容易產(chǎn)生毛刺，DFF則不容易C.在ASIC中LATCH的集成度比DFF高D.在FPGA中DFF的集成度比LATCH高.標(biāo)準(zhǔn)答案：A,B,C,D22.下面關(guān)于組合邏輯反饋環(huán)的說(shuō)法中正確的是？（）（2分）A.組合環(huán)路是數(shù)字邏輯設(shè)計(jì)中不穩(wěn)定性和不可靠性最常見的原因之一B.在數(shù)字邏輯設(shè)計(jì)中應(yīng)該避免組合邏輯反饋環(huán)C.組合邏輯反饋環(huán)能夠提高系統(tǒng)工作頻率D.組合邏輯反饋環(huán)中沒有寄存器的反饋.標(biāo)準(zhǔn)答案：A,B,D23.解釋什么是有限狀態(tài)機(jī)（FSM），其包括哪兩種不同的類型，并解釋它們的區(qū)別。（10分）標(biāo)準(zhǔn)答案：系統(tǒng)的行為如果在不同的時(shí)間(環(huán)境)下，其工作不同，并且行為可以分成所謂的有限的狀態(tài)以及不重疊的程序塊時(shí)，系統(tǒng)顯現(xiàn)出了狀態(tài)行為。有限狀態(tài)機(jī)(FSM)，是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。其一般包括3個(gè)要素:1.狀態(tài)(當(dāng)前狀態(tài)、下一個(gè)狀態(tài))；2.輸入信號(hào)(事件)；3.輸出控制信號(hào)(相應(yīng)操作)。根據(jù)有限狀態(tài)機(jī)是否使用輸入信號(hào)，設(shè)計(jì)人員經(jīng)常將其分為Moore型有限狀態(tài)機(jī)和Mealy型有限狀態(tài)機(jī)兩種類型。1.Moore型有限狀態(tài)機(jī)其輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)，即可以把Moore型有限狀態(tài)的輸出看成是當(dāng)前狀態(tài)的函數(shù)。2.Mealy型有限狀態(tài)機(jī)其輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號(hào)有關(guān)，即可以把Mealy型有限狀態(tài)機(jī)的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)。24.下面是4位并行輸入數(shù)據(jù)轉(zhuǎn)換成1位串行數(shù)據(jù)的電路Verilog實(shí)現(xiàn)，請(qǐng)找出語(yǔ)法錯(cuò)誤的地方，并修改（20分）標(biāo)準(zhǔn)答案：下面是4位并行輸入數(shù)據(jù)轉(zhuǎn)換成1位串行數(shù)據(jù)的電路Verilog實(shí)現(xiàn)，請(qǐng)找出語(yǔ)法錯(cuò)誤的地方，并修改25.Verilog連線類型的驅(qū)動(dòng)強(qiáng)度說(shuō)明被省略時(shí)，則默認(rèn)的輸出驅(qū)動(dòng)強(qiáng)度為（）（2分）A.supply

B.strong

C.pull

D.weak

.標(biāo)準(zhǔn)答案：B26.在verilogHDL的端口申明語(yǔ)句中，用（）關(guān)鍵字申明端口為雙向方向？（2分）A.input

B.output

C.inout

D.INOUT

.標(biāo)準(zhǔn)答案：C27.在verilogHDL的always塊語(yǔ)句中的語(yǔ)句是_______語(yǔ)句。（）（2分）A.順序

B.并行

C.順序或并行

D.不一定

.標(biāo)準(zhǔn)答案：D28.VerilogHDL定義了一系列保留字，叫做關(guān)鍵詞，指出下列哪一個(gè)不屬于關(guān)鍵詞（）（2分）A.wire

B.input

C.begin

D.task

.標(biāo)準(zhǔn)答案：C29.不完整的IF語(yǔ)句，其綜合結(jié)果可實(shí)現(xiàn)（）（2分）A.三態(tài)控制電路

B.條件相或的邏輯電路

C.雙向控制電路

D.時(shí)序邏輯電路

.標(biāo)準(zhǔn)答案：30.下面關(guān)于moore狀態(tài)機(jī)與mealy狀態(tài)機(jī)的說(shuō)法中正確的是?（）（2分）A.Moore型狀態(tài)機(jī)：下一狀態(tài)只由當(dāng)前狀態(tài)決定B.Mealy型狀態(tài)機(jī)：下一狀態(tài)不但與當(dāng)前狀態(tài)有關(guān)，還與當(dāng)前輸入值有關(guān)C.Moore型狀態(tài):下一狀態(tài)不但與當(dāng)前狀態(tài)有關(guān)，還與當(dāng)前輸入值有關(guān)D.Mealy型狀態(tài)機(jī):下一狀態(tài)只由當(dāng)前狀態(tài)決定.標(biāo)準(zhǔn)答案：A,B31.下面關(guān)于FPGA的敘述中正確的是？（）（2分）A.FPGA里有很多現(xiàn)成寄存器結(jié)構(gòu)的電路B.FPGA里有很多現(xiàn)成的鎖存器結(jié)構(gòu)電路C.FPGA內(nèi)部包括了IOB(輸入輸出模塊)CLB(可配置邏輯模塊)和內(nèi)部連線三部分D.FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。.標(biāo)準(zhǔn)答案：A,C,D32.下列關(guān)于function和task的敘述中正確的是？（）（2分）A.task通常用于調(diào)試B.Function只含有input參數(shù)，由函數(shù)名返回一個(gè)結(jié)果C.Task可以有inputoutput和inout參數(shù)D.task可以包含其他任務(wù)或函數(shù).標(biāo)準(zhǔn)答案：A,B,C,D33.下列關(guān)于阻塞賦值與非阻塞賦值的說(shuō)法中正確的是（）（2分）A.阻塞賦值完成該賦值語(yǔ)句后才能做下一句的操作B.使用非阻塞賦值的always塊內(nèi)的賦值語(yǔ)句同時(shí)被賦值C.建議在時(shí)序邏輯中使用阻塞賦值D.建議在時(shí)序邏輯中使用非阻塞賦值.標(biāo)準(zhǔn)答案：A,B,D34.模擬信號(hào)要變成二進(jìn)制數(shù)字信號(hào)必須經(jīng)過(guò)的處理過(guò)程包括（）（2分）A.采樣

B.量化

C.存儲(chǔ)

D.編碼

.標(biāo)準(zhǔn)答案：A,B,D35.下面是按鍵計(jì)數(shù)器的Verilog實(shí)現(xiàn)，并把計(jì)數(shù)結(jié)果顯示到數(shù)碼管請(qǐng)找出語(yǔ)法錯(cuò)誤的地方，并修改（20分）標(biāo)準(zhǔn)答案：下面是按鍵計(jì)數(shù)器的Verilog實(shí)現(xiàn)，并把計(jì)數(shù)結(jié)果顯示到數(shù)碼管請(qǐng)找出語(yǔ)法錯(cuò)誤的地方，并修改36.分別介紹如下三個(gè)專業(yè)術(shù)語(yǔ)的意思：SOC、ASIC、IP核（10分）標(biāo)準(zhǔn)答案：SOC:（SystemonChip）技術(shù)是一種高度集成化、固件化的系統(tǒng)集成技術(shù)。使用SOC技術(shù)設(shè)計(jì)系統(tǒng)的核心思想，就是要把整個(gè)應(yīng)用電子系統(tǒng)全部集成在一個(gè)芯片中。IP核:IP（IntellectualProperty）IP是是一種預(yù)先設(shè)計(jì)好的甚至已經(jīng)過(guò)驗(yàn)證的具有某種確定功能的集成電路、器件或部件。用于產(chǎn)品應(yīng)用專用集成電路（ASIC）或者可編輯邏輯器件（FPGA）的邏輯塊或數(shù)據(jù)塊。