試論高速Serdes技術(shù)的發(fā)展趨勢(shì)和挑戰(zhàn)

試論高速Serdes技術(shù)的發(fā)展趨勢(shì)和挑戰(zhàn)

Summary：本文主要分析了Serdes發(fā)展趨勢(shì)及挑戰(zhàn)，其次闡述了Serdes技術(shù)、Serdes技術(shù)發(fā)展歷程，通過相關(guān)分析希望進(jìn)一步提高Serdes技術(shù)的應(yīng)用效果，解決更多的技術(shù)難題，僅供參考。Keys：高速Serdes技術(shù)；發(fā)展趨勢(shì)；挑戰(zhàn)1、Serdes技術(shù)概述Serdes為串行器以及解串行器的合成，即Serializer和De-Serializer，可將其翻譯成串行解串器。站在功能角度來說，Serdes會(huì)將并行數(shù)據(jù)在發(fā)送端進(jìn)行轉(zhuǎn)換，使其成為串行數(shù)據(jù)。并針對(duì)接受的串行數(shù)據(jù)，在接收端恢復(fù)，再次成為并行數(shù)據(jù)的電路。現(xiàn)在，對(duì)于Serdes技術(shù)的應(yīng)用，有效通信的使用已經(jīng)非常成熟，根據(jù)連接的不同類型，主要包括三種，其一為芯片與光模塊之間的互聯(lián)；其二為芯片彼此之間的互聯(lián)；其三，芯片與以太網(wǎng)之間的互聯(lián)。以太網(wǎng)的接口，主要包括10BASE-T、10BASE-F、100BASE-T、10BASE-FX、1000BASE-X、1000BASE-T。如果互聯(lián)的區(qū)域已經(jīng)跨越城市，會(huì)對(duì)GE級(jí)別以上的接口進(jìn)行應(yīng)用。GE主要有兩種物理接口，未來發(fā)展中，高速率接口都會(huì)應(yīng)用GE類型。為了實(shí)現(xiàn)100GE與其充分兼容的目標(biāo)，制定OTU4標(biāo)準(zhǔn)時(shí)，會(huì)應(yīng)用100GE。其中，現(xiàn)在很多廠家都已經(jīng)可以提出100GE，且已經(jīng)開始對(duì)100GEONT接口進(jìn)行開發(fā)，或者已經(jīng)制定了計(jì)劃，由此可見，之后的發(fā)展進(jìn)程中，高速端口只會(huì)有兩種類型，一種為以太網(wǎng)，另一種便是OTN。訪問接口領(lǐng)域，如果是以并行通信作為主導(dǎo)的內(nèi)存顆粒，也會(huì)有區(qū)別存在，包括（1）海力士（2）HBM（ADM主導(dǎo)）（3）HMC（以Inter支持以及美光作為主導(dǎo)）這些串行接口作為與DDR5的各自的演進(jìn)方向[1]。這樣，便可以發(fā)現(xiàn)，Serdes在電信、個(gè)人消費(fèi)電子領(lǐng)域以及IT中廣泛應(yīng)用。在不斷強(qiáng)化的通信容量中，單通道數(shù)據(jù)率在不同通信協(xié)議中，提升速度非?？?。2、Serdes技術(shù)發(fā)展歷程Serdes技術(shù)的發(fā)展，主要有4個(gè)階段。其一：小于6Gbit/s的單通道數(shù)據(jù)率，對(duì)于工藝的選擇通常會(huì)超過45nm，這時(shí)只有非常低的Serdes數(shù)據(jù)率，對(duì)其內(nèi)部的電路設(shè)計(jì)的完整性并沒有較高的要求，且接收端對(duì)要求的滿足，通過固定CTLE參數(shù)即可完成；其二，6Gbit/s~15Gbit/s的單通道數(shù)據(jù)率，對(duì)于工藝的把控，使其在25~45nm的范圍內(nèi)。其中，會(huì)提升PLL的設(shè)計(jì)指標(biāo)要求。此外，接收端當(dāng)中的連續(xù)時(shí)間線性均衡器等都要對(duì)自適應(yīng)等算法進(jìn)行應(yīng)用，以便鏈路應(yīng)用場(chǎng)景不同的前提下，可以實(shí)現(xiàn)最佳配置CTLE的效果。同時(shí)，對(duì)接收DFE參數(shù)實(shí)現(xiàn)動(dòng)態(tài)化調(diào)整，強(qiáng)烈把控好DFE參數(shù)，使其不超過規(guī)定范圍；其三，15Gbit/s~30Gbit/s單通道數(shù)據(jù)率，對(duì)于工藝的選擇范圍在6~28nm，其中提出的工藝參數(shù)更加嚴(yán)苛。因?yàn)閷?duì)電路以及功耗等會(huì)產(chǎn)生影響問題，所以設(shè)計(jì)電路工作更加細(xì)致。此外，單板、連接器的設(shè)計(jì)與之前相比，也開始面向精細(xì)化；其四，超過30Gbit/s以上的單通道最高數(shù)據(jù)率應(yīng)用了目前最先進(jìn)的工藝水平16nm。傳統(tǒng)的NRZ編碼可以在30Gbit/s以下時(shí)使用，而超過30Gbit/s以上時(shí)，要對(duì)PAM-4編碼考慮應(yīng)用，會(huì)將信號(hào)的幅度進(jìn)行犧牲，但時(shí)序上會(huì)更加寬裕。所以Serdes架構(gòu)有了極大的變化。PAM-4編碼的處理需應(yīng)用高速ADC以及PAM-4技術(shù)。Serdes系統(tǒng)的完整性包括：上層協(xié)議、編碼器、發(fā)送以及接收端等部分。其中芯片，如Serdes收發(fā)端、光模塊等構(gòu)成了有源器件。單板、走線以及背板的構(gòu)成了無源器件。3、Serdes發(fā)展趨勢(shì)及挑戰(zhàn)分析3.1協(xié)議Serdes屬于物理介質(zhì)當(dāng)中子層部分的內(nèi)容，存在于通信協(xié)議的物理層中，所以對(duì)于協(xié)議的規(guī)定十分嚴(yán)格。芯片中的底層模塊便是Serdes，不但要對(duì)單一通信協(xié)議數(shù)據(jù)率具有更高的挑戰(zhàn)給予滿足，還要綜合考慮成本支出，一般還會(huì)提出相同SerdesIP核可以對(duì)多種協(xié)議進(jìn)行兼容的要求。站在設(shè)計(jì)角度來說，可以對(duì)通信協(xié)議進(jìn)行劃分，使其成為三種類別（1）第1類別：普通協(xié)議便是第1類別。普通協(xié)議只對(duì)數(shù)據(jù)率、電氣參數(shù)差異外、位寬的提出要求，針對(duì)Serdes沒有任何其他要求。第2類當(dāng)中，涵蓋PCIE、SAS等相關(guān)協(xié)議。其中，協(xié)議的使用要綜合鏈路存在的不同惡劣情況給予選擇，并對(duì)速率加以調(diào)整，也就是說可以自協(xié)商速率，這一時(shí)刻上層可以控制Serdes。因?yàn)閭€(gè)人電腦和數(shù)據(jù)中心等層面會(huì)對(duì)這些協(xié)議有較多的使用，所以有極高的要求面向EMI輻射，需要Serdes可以具備擴(kuò)頻時(shí)鐘產(chǎn)生能力以及接收能力。使PCIE能夠?qū)岵灏喂δ芙o予支持，這便要對(duì)端器件進(jìn)行嚴(yán)格檢測(cè)，查看其是否在位，能否對(duì)熱插拔提出的要求給予滿足。同時(shí)，還會(huì)對(duì)功耗管理功能給予極大的支持；第3類協(xié)議為PON協(xié)議。要對(duì)連續(xù)收發(fā)模式以及突發(fā)收發(fā)模式給予支持。一般情況下CDR會(huì)針對(duì)長(zhǎng)時(shí)間連續(xù)的1信號(hào)或者0信號(hào)出現(xiàn)鎖定異常，所以CDR的架構(gòu)要有一定的特殊性，才能對(duì)協(xié)議提出的要求充分滿足[2]。2、發(fā)送端發(fā)送端中包括串行器、前饋均衡器、驅(qū)動(dòng)器。他們的功能主要有：串行器能夠?qū)π盘?hào)進(jìn)行轉(zhuǎn)換，使并行信號(hào)成為串行信號(hào)、前饋均衡器可對(duì)預(yù)加重的目標(biāo)實(shí)現(xiàn)，同時(shí)還能完成去減重的效果，對(duì)信道進(jìn)行補(bǔ)償，從而達(dá)到衰減信號(hào)的效果。驅(qū)動(dòng)器的使用，能對(duì)輸出信號(hào)起到擺幅的效果，驅(qū)動(dòng)上升以及下降沿的可調(diào)性。多路復(fù)用器電路也是串行器的關(guān)鍵所在主要有三類如圖1所示。此外，1:8的多路復(fù)用器如圖二所示。圖一：多路復(fù)用器電路類型圖二：1:8的多路復(fù)用器該結(jié)構(gòu)的電路簡(jiǎn)單是其突出特征，但也有缺點(diǎn)存在。例如：如果有數(shù)據(jù)位寬比較寬的場(chǎng)景，便不能使用該串行器。此外，高速并轉(zhuǎn)串行過程中，針對(duì)時(shí)鐘相位提出了非常嚴(yán)格的抖動(dòng)要求，所以實(shí)現(xiàn)有很大困難。簡(jiǎn)單來說一步式復(fù)用器能夠產(chǎn)生的最高工作率不會(huì)超過二進(jìn)制復(fù)用器，所以低速Serdes并串轉(zhuǎn)換電路中會(huì)多使用一步式復(fù)用器。不均勻復(fù)用器的使用不但可以對(duì)位寬給予靈活配置，，更規(guī)避了一步式復(fù)用器的缺點(diǎn)。其作用也超過了二進(jìn)制復(fù)用器，所以在高速串行器結(jié)構(gòu)當(dāng)中，對(duì)于不均勻復(fù)用器的使用非常合適。3、接收端信道產(chǎn)生的插損率與信號(hào)頻率為正比例關(guān)系，也就是說越高的頻率會(huì)產(chǎn)生越大的衰減性，在Serdes數(shù)據(jù)不斷提升的今天，產(chǎn)生的衰減信號(hào)問題也更為嚴(yán)重，為對(duì)信道衰竭作出有效補(bǔ)償，需要將預(yù)加重功能以及接收端均衡功能設(shè)置在發(fā)送端，其中CTLE以及DFE會(huì)組成接收端的均衡器。在Serdes框架當(dāng)中，CTLE以及DFE的使用已經(jīng)十分普遍。對(duì)于接收端的設(shè)計(jì)，存在的挑戰(zhàn)包括需要DFE拓?fù)湟约癈DR拓?fù)洳痪邆涓鼉?yōu)的性能，無法使自適應(yīng)算法達(dá)到更優(yōu)的效果。DFE架構(gòu)經(jīng)歷了不同的全速直接DFE等相關(guān)結(jié)構(gòu)，其中展開式結(jié)構(gòu)、多路復(fù)用結(jié)構(gòu)并不需要利用電流加法電路針對(duì)DFEtap開展求和，所以時(shí)序與直接式DFE相比較會(huì)更加輕松一些，在速率提升產(chǎn)生的時(shí)序緊張問題解決中非常適用。但是，要結(jié)合不同應(yīng)用場(chǎng)景對(duì)芯片的最佳Serdes結(jié)構(gòu)進(jìn)行選擇。在自適應(yīng)算法中，數(shù)字邏輯狀態(tài)機(jī)可充分執(zhí)行，也可以在片上MCU中，通過固態(tài)的形式燒錄執(zhí)行。4、信號(hào)完整性電路參數(shù)的一項(xiàng)特征便是在越高的頻率中，會(huì)產(chǎn)生越大的插損。現(xiàn)在Serdes通信有著越來越高的數(shù)據(jù)率，所以針對(duì)芯片封裝PCD走線處理、連接器等構(gòu)建出來的信號(hào)完整性有非常強(qiáng)的敏感度。高速Serdes提出了非常嚴(yán)格的信號(hào)完整性要求面向PCB走線。例如：在選取PCB板材過程中，對(duì)于信號(hào)完整性的考慮要查看過孔的處理等相關(guān)內(nèi)容。5、結(jié)語(yǔ)：總之，Serdes數(shù)據(jù)率在通信業(yè)務(wù)當(dāng)中的應(yīng)用需求與日俱增，在CMOS工藝的前提下，針對(duì)Serdes最高單通道數(shù)據(jù)率的實(shí)現(xiàn)已經(jīng)非常理想，達(dá)到了128bit/s。從CMOS電路設(shè)計(jì)角度，鏈路信號(hào)完整性角度來說，進(jìn)一步提升單通道數(shù)據(jù)率存在的困難越來越