FPGA實(shí)驗(yàn)報(bào)告內(nèi)容

《FPGA與硬件描述語(yǔ)言》實(shí)驗(yàn)報(bào)告PAGE武漢工程大學(xué)電氣信息學(xué)院《FPGA與硬件描述語(yǔ)言》實(shí)驗(yàn)報(bào)告[1]專業(yè)班級(jí)13電信01班實(shí)驗(yàn)時(shí)間2015年10月12日學(xué)生學(xué)號(hào)1304201426實(shí)驗(yàn)地點(diǎn)4B315學(xué)生姓名曾維穎指導(dǎo)教師曹新莉?qū)嶒?yàn)項(xiàng)目閃爍的LED實(shí)驗(yàn)類別基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)學(xué)時(shí)4學(xué)時(shí)實(shí)驗(yàn)?zāi)康募耙笳莆誕uartusII設(shè)計(jì)電路的基本流程，熟悉VHDL程序，分別設(shè)計(jì)分頻電路，LED閃爍延時(shí)計(jì)數(shù)程序。將設(shè)計(jì)好的LED閃爍電路程序下載到DEII開(kāi)發(fā)板上進(jìn)行實(shí)物測(cè)試。成績(jī)?cè)u(píng)定表類別評(píng)分標(biāo)準(zhǔn)分值得分合計(jì)上機(jī)表現(xiàn)按時(shí)出勤、遵守紀(jì)律認(rèn)真完成各項(xiàng)實(shí)驗(yàn)內(nèi)容30分報(bào)告質(zhì)量程序代碼規(guī)范、功能正確填寫(xiě)內(nèi)容完整、體現(xiàn)收獲70分說(shuō)明：評(píng)閱教師：

日期：2015年月日實(shí)驗(yàn)內(nèi)容(說(shuō)明：此部分應(yīng)包含：實(shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)步驟、實(shí)驗(yàn)數(shù)據(jù)與分析過(guò)程等)一、實(shí)驗(yàn)內(nèi)容1.用VHDL語(yǔ)言設(shè)計(jì)分頻器，得到0.1Hz——1Hz的時(shí)鐘信號(hào)；2.設(shè)計(jì)閃爍延時(shí)程序，控制發(fā)光二極管的閃爍。二、實(shí)驗(yàn)方法與步驟分頻電路的產(chǎn)生1.分頻原理：（50MHz晶振信號(hào)怎樣分頻成你所需要的低頻信號(hào)。）50MHz=50×100×100×100Hz，這樣就需要1個(gè)50Hz分頻器，3個(gè)100Hz分頻器 2．50分頻器：源程序如下（記作cnt50）libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt50isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;q:bufferstd_logic_vector(5downto0));endcnt50;architectureoneofcnt50isbeginprocess(clk,clr)beginifclr='1'thenq<="000000";elsifclk'eventandclk='1'thenifen='1'thenifq="110001"thenq<="000000";elseq<=q+1;endif;endif;endif;ifq="110001"thencout<='1';elsecout<='0';endif;endprocess;endone; 3．100分頻器:（記作cnt100）源程序：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt100isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;2.cnt100波形圖實(shí)驗(yàn)總結(jié)（說(shuō)明：總結(jié)實(shí)驗(yàn)認(rèn)識(shí)、過(guò)程、效果、問(wèn)題、收獲、體會(huì)、意見(jiàn)和建議。）武漢工程大學(xué)電氣信息學(xué)院《FPGA與硬件描述語(yǔ)言》實(shí)驗(yàn)報(bào)告[2]專業(yè)班級(jí)13電信01班實(shí)驗(yàn)時(shí)間2015年10月19日學(xué)生學(xué)號(hào)1304201426實(shí)驗(yàn)地點(diǎn)4B315學(xué)生姓名曾維穎指導(dǎo)教師曹新莉?qū)嶒?yàn)項(xiàng)目從左到右的流水燈實(shí)驗(yàn)類別基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)學(xué)時(shí)4學(xué)時(shí)實(shí)驗(yàn)?zāi)康募耙?.接在fpga的8個(gè)LED從左到右循環(huán)依次點(diǎn)亮，產(chǎn)生走馬燈效果2.深入掌握晶振分頻的原理，并實(shí)現(xiàn)；3．通過(guò)設(shè)計(jì)計(jì)數(shù)器的不同計(jì)數(shù)值，來(lái)控制若干個(gè)發(fā)光二極管的逐次點(diǎn)亮。成績(jī)?cè)u(píng)定表類別評(píng)分標(biāo)準(zhǔn)分值得分合計(jì)上機(jī)表現(xiàn)按時(shí)出勤、遵守紀(jì)律認(rèn)真完成各項(xiàng)實(shí)驗(yàn)內(nèi)容30分報(bào)告質(zhì)量程序代碼規(guī)范、功能正確填寫(xiě)內(nèi)容完整、體現(xiàn)收獲70分說(shuō)明：評(píng)閱教師：

日期：2015年月日實(shí)驗(yàn)內(nèi)容(說(shuō)明：此部分應(yīng)包含：實(shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)步驟、實(shí)驗(yàn)數(shù)據(jù)與分析過(guò)程等)一、實(shí)驗(yàn)內(nèi)容1.接在fpga的8個(gè)(或者更多個(gè))LED從左到右循環(huán)依次點(diǎn)亮，產(chǎn)生流水燈效果2.深入掌握晶振分頻的原理，并實(shí)現(xiàn)；3．通過(guò)設(shè)計(jì)計(jì)數(shù)器的不同計(jì)數(shù)值，來(lái)控制若干個(gè)發(fā)光二極管的逐次點(diǎn)亮。二、實(shí)驗(yàn)方法與步驟1.深入掌握晶振分頻的原理，并實(shí)現(xiàn)；分頻就是將晶振的高頻率分頻成所需要的頻率，例如用50MHz晶振分頻成1Hz，1Hz就是所說(shuō)的秒信號(hào)，可以作為各種電子設(shè)備的時(shí)鐘信號(hào)。2．通過(guò)設(shè)計(jì)計(jì)數(shù)器的不同計(jì)數(shù)值，來(lái)控制若干個(gè)發(fā)光二極管的逐次點(diǎn)亮。①50分頻器：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt50isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;q:bufferstd_logic_vector(5downto0));endcnt50;architectureoneofcnt50isbeginprocess(clk,clr)beginifclr='1'thenq<="000000";elsifclk'eventandclk='1'thenifen='1'thenifq="110001"thenq<="000000";elseq<=q+1;endif;endif;endif;ifq="110001"thencout<='1';elsecout<='0';endif;endprocess;endone; ②100分頻器:libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt100isport(clk:instd_logic;en:instd_logic;clr:instd_logic;cout:outstd_logic;q:bufferstd_logic_vector(6downto0));endcnt100;architectureoneofcnt100isbeginprocess(clk,clr)beginifclr='1'thenq<="0000000";elsifclk'eventandclk='1'thenifen='1'thenifq="1100011"thenq<="0000000";elseq<=q+1;endif;endif;endif;ifq="1100011"thencout<='1';elsecout<='0';endif;endprocess;endone;三、實(shí)驗(yàn)數(shù)據(jù)與結(jié)果分析1、從右向左LED流水燈點(diǎn)亮的電路，源程序如下libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityliushuidengisport(clk,CLR:instd_logic;y:outstd_logic_vector(7downto0));endentityliushuideng;architecturebevofliushuidengissignaln:integerrange0to7;typestatetypeis(a,b,c,d,e,f,g,h);signalnextstate,presentstate:statetype;beginfsm:process(presentstate)begincasepresentstateiswhena=>y<="00000001";whenb=>y<="00000010";whenc=>y<="00000100";whend=>y<="00001000";whene=>y<="00010000";whenf=>y<="00100000";wheng=>y<="01000000";whenh=>y<="10000000";endcase;endprocessfsm;tim:process(clk,clr,n)beginifclr='1'thenn<=0;presentstate<=a;elsifrising_edge(clk)thenifn=7thenn<=0;elsen<=n+1;endif;endif;caseniswhen0=>presentstate<=a;when1=>presentstate<=b;when2=>presentstate<=c;when3=>presentstate<=d;when4=>presentstate<=e;when5=>presentstate<=f;when6=>presentstate<=g;when7=>presentstate<=h;endcase;endprocesstim;endbev;2、頂層文件建立3、引腳鎖定：Clk：PIN_N2En:PIN_N25Clr:PIN_N26y[0]-y[7]依次為：PIN_AE23,PIN_AF23,PIN_AB21,PIN_AC22,PIN_AD22,PIN_AD23,PIN_AD21,PIN_AC21,4、測(cè)試結(jié)果：流水燈每隔一秒，從右向左點(diǎn)亮，當(dāng)復(fù)位開(kāi)關(guān)掰下時(shí)，led燈自動(dòng)跳回最右邊。實(shí)驗(yàn)總結(jié)（說(shuō)明：總結(jié)實(shí)驗(yàn)認(rèn)識(shí)、過(guò)程、效果、問(wèn)題、收獲、體會(huì)、意見(jiàn)和建議。）

武漢工程大學(xué)電氣信息學(xué)院《FPGA與硬件描述語(yǔ)言》實(shí)驗(yàn)報(bào)告[3]專業(yè)班級(jí)13電信01班實(shí)驗(yàn)時(shí)間2015年10月26日學(xué)生學(xué)號(hào)1304201426實(shí)驗(yàn)地點(diǎn)4B315學(xué)生姓名曾維穎指導(dǎo)教師曹新莉?qū)嶒?yàn)項(xiàng)目單只數(shù)碼管循環(huán)顯示0~F；8只數(shù)碼管動(dòng)態(tài)顯示多個(gè)不同字符。實(shí)驗(yàn)類別基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)學(xué)時(shí)4學(xué)時(shí)實(shí)驗(yàn)?zāi)康募耙?.掌握晶振芯片的分頻過(guò)程及原理。2.設(shè)計(jì)共陰極和共陽(yáng)極七段數(shù)碼管的顯示原理，編寫(xiě)驅(qū)動(dòng)譯碼VHDL代碼。3.通過(guò)時(shí)序控制，令單只數(shù)碼管循環(huán)顯示，形成流水燈的效果，并可以改變顯示的時(shí)間。4.8只數(shù)碼管動(dòng)態(tài)顯示多個(gè)不同字符，數(shù)碼管動(dòng)態(tài)掃描顯示0~7。成績(jī)?cè)u(píng)定表類別評(píng)分標(biāo)準(zhǔn)分值得分合計(jì)上機(jī)表現(xiàn)按時(shí)出勤、遵守紀(jì)律認(rèn)真完成各項(xiàng)實(shí)驗(yàn)內(nèi)容30分報(bào)告質(zhì)量程序代碼規(guī)范、功能正確填寫(xiě)內(nèi)容完整、體現(xiàn)收獲70分說(shuō)明：評(píng)閱教師：

日期：2015年月日實(shí)驗(yàn)內(nèi)容(說(shuō)明：此部分應(yīng)包含：實(shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)步驟、實(shí)驗(yàn)數(shù)據(jù)與分析過(guò)程等)一、實(shí)驗(yàn)內(nèi)容1.掌握晶振芯片的分頻過(guò)程及原理。2.設(shè)計(jì)共陰極和共陽(yáng)極七段數(shù)碼管的顯示原理，編寫(xiě)驅(qū)動(dòng)譯碼VHDL代碼。3.通過(guò)時(shí)序控制，令單只數(shù)碼管循環(huán)顯示0——F，并可以改變顯示的時(shí)間。4.8只數(shù)碼管動(dòng)態(tài)顯示多個(gè)不同字符，數(shù)碼管動(dòng)態(tài)掃描顯示0~7。二、實(shí)驗(yàn)方法與步驟1.對(duì)晶振芯片進(jìn)行分頻：從50MHZ分頻到1Hz。2.設(shè)計(jì)共陰極和共陽(yáng)極七段數(shù)碼管的顯示原理，編寫(xiě)驅(qū)動(dòng)譯碼VHDL代碼①共陽(yáng)極數(shù)碼管是指八段數(shù)碼管的八段LED的陽(yáng)極都連在一起，而陰極對(duì)應(yīng)的各段可分別控制②共陰極數(shù)碼管是指八段數(shù)碼管的八段LED的陰極都連在一起，而陽(yáng)極對(duì)應(yīng)的各段可分別控制3.通過(guò)時(shí)序控制，令單只數(shù)碼管循環(huán)顯示，形成流水燈的效果，并可以改變顯示的時(shí)間。4.8只數(shù)碼管動(dòng)態(tài)顯示多個(gè)不同字符，數(shù)碼管動(dòng)態(tài)掃描顯示0~7。實(shí)驗(yàn)數(shù)據(jù)與結(jié)果分析單只數(shù)碼管循環(huán)顯示0~FLIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYshumaguanISPORT(inp:INSTD_LOGIC_vector(3downto0);q:OUTSTD_LOGIC_VECTOR(6downto0));ENDshumaguan;ARCHITECTUREbhvOFshumaguanISBEGINPROCESS(inp)BEGINCASEinpISWHEN"0000"=>q<="0111111";WHEN"0001"=>q<="0000110";WHEN"0010"=>q<="1011011";WHEN"0011"=>q<="1001111";WHEN"0100"=>q<="1100110";WHEN"0101"=>q<="1101101";WHEN"0110"=>q<="1111101";WHEN"0111"=>q<="0000111";WHEN"1000"=>q<="1111111";WHEN"1001"=>q<="1101111";WHEN"1010"=>q<="1110111";WHEN"1011"=>q<="1111100";WHEN"1100"=>q<="0111001";WHEN"1101"=>q<="1011110";WHEN"1110"=>q<="1111001";WHEN"1111"=>q<="1110001";WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;ENDbhv;8只數(shù)碼管動(dòng)態(tài)顯示多個(gè)不同字符libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityshuma8isport(clk:instd_logic;q0,q1,q2,q3,q4,q5,q6,q7:outstd_logic_vector(6downto0));endshuma8;architectureoneofshuma8issignalnum:integerrange7downto0;beginprocess(clk)beginifclk'eventandclk='1'thenifnum<7thennum<=num+1;elsenum<=0;endif;endif;endprocess;process(num)begincasenumiswhen0=>q0<="0111111";q1<="0000000";q2<="0000000";q3<="0000000";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when1=>q0<="0111111";q1<="0000110";q2<="0000000";q3<="0000000";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when2=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="0000000";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when3=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="0000000";q5<="0000000";q6<="0000000";q7<="0000000";when4=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="0000000";q6<="0000000";q7<="0000000";when5=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="1101101";q6<="0000000";q7<="0000000";when6=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="1101101";q6<="1111101";q7<="0000000";when7=>q0<="0111111";q1<="0000110";q2<="1011011";q3<="1001111";q4<="1100110";q5<="1101101";q6<="1111101";q7<="0000111";whenothers=>null;endcase;endprocess;endone;其仿真波形如圖所示實(shí)驗(yàn)總結(jié)（說(shuō)明：總結(jié)實(shí)驗(yàn)認(rèn)識(shí)、過(guò)程、效果、問(wèn)題、收獲、體會(huì)、意見(jiàn)和建議。）武漢工程大學(xué)電氣信息學(xué)院《FPGA與硬件描述語(yǔ)言》實(shí)驗(yàn)報(bào)告[4]專業(yè)班級(jí)13電信01班實(shí)驗(yàn)時(shí)間2015年11月2日學(xué)生學(xué)號(hào)1304201426實(shí)驗(yàn)地點(diǎn)4B315學(xué)生姓名曾維穎指導(dǎo)教師曹新莉?qū)嶒?yàn)項(xiàng)目100計(jì)數(shù)器并數(shù)碼管顯示實(shí)驗(yàn)類別基礎(chǔ)實(shí)驗(yàn)實(shí)驗(yàn)學(xué)時(shí)4學(xué)時(shí)實(shí)驗(yàn)?zāi)康募耙?.掌握晶振芯片的分頻過(guò)程及原理。2.設(shè)計(jì)100計(jì)數(shù)器的時(shí)序電路，編寫(xiě)VHDL代碼。3.通過(guò)時(shí)序控制，用三個(gè)數(shù)碼管顯示100計(jì)數(shù)器的計(jì)數(shù)值4.下載到開(kāi)發(fā)板上進(jìn)行驗(yàn)證。成績(jī)?cè)u(píng)定表類別評(píng)分標(biāo)準(zhǔn)分值得分合計(jì)上機(jī)表現(xiàn)按時(shí)出勤、遵守紀(jì)律認(rèn)真完成各項(xiàng)實(shí)驗(yàn)內(nèi)容30分報(bào)告質(zhì)量程序代碼規(guī)范、功能正確填寫(xiě)內(nèi)容完整、體現(xiàn)收獲70分說(shuō)明：評(píng)閱教師：

日期：2015年12月1日實(shí)驗(yàn)內(nèi)容(說(shuō)明：此部分應(yīng)包含：實(shí)驗(yàn)內(nèi)容、實(shí)驗(yàn)步驟、實(shí)驗(yàn)數(shù)據(jù)與分析過(guò)程等)一、實(shí)驗(yàn)內(nèi)容1.掌握晶振芯片的分頻過(guò)程及原理。2.設(shè)計(jì)100計(jì)數(shù)器的時(shí)序電路，編寫(xiě)VHDL代碼。3.通過(guò)時(shí)序控制，用兩個(gè)數(shù)碼管顯示100計(jì)數(shù)器的計(jì)數(shù)值4.下載到開(kāi)發(fā)板上進(jìn)行驗(yàn)證。二、實(shí)驗(yàn)方法與步驟1.掌握晶振芯片的分頻過(guò)程及原理。分頻就是將晶振的高頻率分頻成所需要的頻率，例如實(shí)驗(yàn)采用的50MHz晶振分頻成1Hz，1Hz就是所說(shuō)的秒信號(hào)，由3個(gè)100計(jì)數(shù)器和1個(gè)50計(jì)數(shù)器級(jí)聯(lián)而成。2.設(shè)計(jì)100計(jì)數(shù)器的時(shí)序電路，編寫(xiě)VHDL代碼。3.通過(guò)時(shí)序控制，用三個(gè)數(shù)碼管顯示100計(jì)數(shù)器的計(jì)數(shù)值4.下載到開(kāi)發(fā)板上進(jìn)行驗(yàn)證。三、實(shí)驗(yàn)數(shù)據(jù)與結(jié)果分析Cnt10的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycnt10isport(clk:instd_logic;clr_ge,clr_shi,clk_ge,clk_shi:outstd_logic;gewei,shiwei:bufferstd_logic_vector(3downto0));endcnt10;architecturebhvofcnt10isbeginprocess(clk)beginifclk'eventandclk='1'thenifgewei<"1001"thengewei<=gewei+1;clk_ge<='1';elsifgewei="1001"thenclr_ge<='1';gewei<="0000";ifshiwei<"1001"thenshiwei<=shiwei+1;clk_shi<='1';elseshiwei<="0000";endif;endif;endif;clk_ge<='0';clk_shi<='0';clr_ge<='0';clr_shi<='0';endprocess;endbhv;Cnt10的仿真波形圖如下所示Cnt50源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter50isport(clk_50,en_50,clr_50:instd_logic;cout_50:outstd_logic;data:bufferstd_logic_vector(5downto0));endcounter50;architecturebhvofcounter50isbeginprocess(clk_50,clr_50)beginifclr_50='1'thendata<="000000";elsifclk_50'eventandclk_50='1'thenifen_50='1'thenifdata="110001"thendata<="000000";elsedata<=data+1;endif;endif;endif;ifdata="110001"thencout_50<='1';elsecout_50<='0';endif;endprocess;endbhv;Cnt50的仿真波形圖Cnt100的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycounter100isport(clk_100,en_100,clr_100:instd_logic;cout_100:outstd_logic;data:bufferstd_logic_vector(6downto0));endcounter100;architecturebhvofcounter100isbegin process(clk_100,clr_100)begin ifclr_100='1'thendata<="0000000"; elsifclk_100'eventandclk_100='1'then ifen_100='1'then ifdata="1100011"thendata<="0000000"; elsedata<=data+1; endif; endif; endif; ifdata="1100011"thencout_100<='1'; elsecout_100<='0'; endif; endprocess; endbhv;Cnt100的仿真波形圖Jishu100的源程序libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityyangjiisport(clk,en,clr:instd_logic;data:bufferstd_logic_vector(3downto0);a,b,c,d,e,f,g,h:outstd_logic);endyangji;architecturebhvofyangjiisbeginprocess(clk,clr,en)beginifclr='1'thendata<="0000";elsifclk'eventandclk='1'thenifen='1'thenifdata="1001"thendata<="0000";elsedata<=data+1;endif;endif;endif;casedataiswhen"0000"=>a