門電路知識介紹演示文稿

門電路知識介紹演示文稿當(dāng)前第1頁\共有79頁\編于星期一\16點(diǎn)優(yōu)選門電路知識介紹當(dāng)前第2頁\共有79頁\編于星期一\16點(diǎn)獲得高低電平的基本原理S斷開：v0為高電平S接通：v0為低電平開關(guān)為二極管或三極管

通過輸入信號vi，控制二極管或三極管工作在截止和導(dǎo)通兩個狀態(tài)，就可以達(dá)到開關(guān)S的作用。當(dāng)前第3頁\共有79頁\編于星期一\16點(diǎn)正邏輯和負(fù)邏輯正邏輯：高電平—1；低電平—0負(fù)邏輯：高電平—0；低電平—1高低電平都有一個允許的范圍當(dāng)前第4頁\共有79頁\編于星期一\16點(diǎn)2.2半導(dǎo)體二極管和三極管的開關(guān)特性二極管：具有單向?qū)щ娦?。相?dāng)于一個受外加電壓極性控制的開關(guān)。假定：VIH=VCC,VIL=0D為理想二極管（正向?qū)?，電阻?；反向電阻為無窮大）當(dāng)vI=VIH時：D截止，vo=VoH=VCC當(dāng)vI=VIL時：D導(dǎo)通，vo=VoL=0當(dāng)前第5頁\共有79頁\編于星期一\16點(diǎn)結(jié)論

所以：可以用vI的高低電平，控制二極管的開關(guān)狀態(tài)，并在輸出端得到相應(yīng)的高低電平輸出信號。動態(tài)及tre

動態(tài)情況下（加到二極管兩端的電壓突然反向時〕：電流的變化過程反向恢復(fù)時間tre：(峰值～10％峰值時間)tre數(shù)值很小，幾納秒量級。當(dāng)前第6頁\共有79頁\編于星期一\16點(diǎn)三極管的輸出特性及基本開關(guān)電路三極管輸出特性曲線雙極性三極管的基本開關(guān)電路：當(dāng)前第7頁\共有79頁\編于星期一\16點(diǎn)uAtR1R2AF+uccuFt+ucc0.3V三極管的開關(guān)特性：飽和區(qū)：發(fā)射結(jié)正偏，集電結(jié)正偏。即：UCEUBE

，

IB>IC，UCE0.3V——C、E間相當(dāng)于開關(guān)閉合。截止區(qū)：

UBE<死區(qū)電壓，IB=0，IC=ICEO

0——C、E間相當(dāng)于開關(guān)斷開。當(dāng)前第8頁\共有79頁\編于星期一\16點(diǎn)三極管的開關(guān)特性只要合理選擇電路參數(shù)，當(dāng)vI為低電平時，三極管工作在截止?fàn)顟B(tài)，輸出為高電平；當(dāng)vI為高電平時，且iB>IBS時，三極管工作在深度飽和狀態(tài)，輸出為低電平。三極管：vO=vCE=VCC-iC·RC=VCC-β·ib·RC深度飽和時，三極管的基極飽和電流為：IBS=(VCC-VCE(Sat))/(β·RC)當(dāng)前第9頁\共有79頁\編于星期一\16點(diǎn)MOS管開關(guān)特性Metal-Oxidesemiconductor-field-Effect-TransistorN溝道，P溝道增強(qiáng)型，耗盡型是電壓控制型器件當(dāng)前第10頁\共有79頁\編于星期一\16點(diǎn)uItuOt+VDD0VMOS管的開關(guān)特性：可變電阻區(qū)：UGS>Uth，

UDS0V——D、S間相當(dāng)于開關(guān)閉合。夾斷區(qū)：

UGS<Uth，ID=0

——D、S間相當(dāng)于開關(guān)斷開。當(dāng)前第11頁\共有79頁\編于星期一\16點(diǎn)§2—3最簡單的與、或、非門電路2-3-1二極管與門2.工作原理DaDbUYUaUb0003v3v03v3v3.真值表（狀態(tài)表）4.輸出函數(shù)式Y(jié)=A?B5.邏輯符號&YAB0O011011Y0001導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通截止截止0.7V0.7V0.7V3.7vAB1.電路組成（以二輸入為例）+VCCRABYDaDb設(shè)：VCC=5V，UIH=3v,UIL=0v二極管正向壓降0.7V。當(dāng)前第12頁\共有79頁\編于星期一\16點(diǎn)二極管與門的特點(diǎn)缺點(diǎn)：①輸出的高低電平數(shù)值與輸入的高低電平數(shù)值不相等，相差VDF。多極時，發(fā)生高低電平的偏移。②當(dāng)輸出端對地接上負(fù)載電阻時，負(fù)載電阻的改變有時會影響輸出的高電平。僅用作集成電路內(nèi)部的邏輯單元。當(dāng)前第13頁\共有79頁\編于星期一\16點(diǎn)1。電路組成(以二輸入為例)

2。工作原理UaUb0003v3v03v3v3。真值表AB00011011Y01114.輸出函數(shù)式Y(jié)=A+B5。邏輯符號截止截止截止截止導(dǎo)通導(dǎo)通導(dǎo)通導(dǎo)通DaDbUY2.3v2.3v2.3vYAB≥102-3-2

二極管或門當(dāng)前第14頁\共有79頁\編于星期一\16點(diǎn)-VEEVcc3.

真值表A01Y104.輸出函數(shù)式

Y=A

5.邏輯符號1AY2.工作原理注：為了保證在輸入低電平時三極管可靠截止，常將電路接成上圖形式。由于接入了負(fù)電源VEE，即使輸入低電平信號稍大于零，也能使三極管的基極為負(fù)電位，使三極管可靠截止，輸出為高電平。1。電原理圖Ua03vT截止飽和UY02-3-3.

三極管非門當(dāng)前第15頁\共有79頁\編于星期一\16點(diǎn)①當(dāng)uA＝0V時，由于uGS＝uA＝0V，小于開啟電壓UT，所以MOS管截止。輸出電壓為uY＝VDD＝10V。②當(dāng)uA＝10V時，由于uGS＝uA＝10V，大于開啟電壓UT，所以MOS管導(dǎo)通，且工作在可變電阻區(qū)，導(dǎo)通電阻很小，只有幾百歐姆。輸出電壓為uY≈0V。當(dāng)前第16頁\共有79頁\編于星期一\16點(diǎn)與非門當(dāng)前第17頁\共有79頁\編于星期一\16點(diǎn)2-3-4.

其它門電路一、其它門電路

其它門電路有與非門、或非門、同或門、異或門等等。（略）二、門電路的“封鎖”和“打開”問題&ABCY當(dāng)C=1時，Y=AB.1=AB與門打開，與功能成立。當(dāng)C=0時，Y=AB.0=0與門封鎖，與門不能工作?！軦BCY當(dāng)C=1時，Y=A+B+1=1或門封鎖，或門不能工作。當(dāng)C=0時，Y=A+B+0=A+B或門打開，或功能成立。能“打開”或者“封鎖”門電路的信號叫“控制信號”?？刂菩盘柕妮斎攵私小翱刂贫恕?，或“使能端”。與門、與非門可用“0”封鎖，用“1”打開；或門、或非門可用“1”封鎖，用“0”打開；當(dāng)前第18頁\共有79頁\編于星期一\16點(diǎn)2.4TTL門電路

集成電路，IC:IntegratedCircuit小規(guī)模集成電路SSI:SmallScaleIntegration中規(guī)模集成電路MSI:MediumScaleIntegration大規(guī)模集成電路LSI:LargeScaleIntegration超大規(guī)模集成電路VLSI:VeryLargeScaleIntegration

根據(jù)制造工藝不同，分為：雙極性、單極性當(dāng)前第19頁\共有79頁\編于星期一\16點(diǎn)一類為雙極型晶體管集成電路，它主要有晶體管—晶體管邏輯(TTL-TransistorTransistorLogic)、射極耦合邏輯(ECL-EmitterCoupledLogic)和集成注入邏輯(I2L-IntegratedInjectionLogic)等幾種類型。另一類為MOS(MetalOxideSemiconductor)集成電路，其有源器件采用金屬—氧化物—半導(dǎo)體場效應(yīng)管，它又可分為NMOS、PMOS和CMOS等幾種類型。當(dāng)前第20頁\共有79頁\編于星期一\16點(diǎn)

目前數(shù)字系統(tǒng)中普遍使用TTL和CMOS集成電路。TTL集成電路工作速度高、驅(qū)動能力強(qiáng)，但功耗大、集成度低；MOS集成電路集成度高、功耗低。超大規(guī)模集成電路基本上都是MOS集成電路，其缺點(diǎn)是工作速度略低。目前已生產(chǎn)了BiCMOS器件，它由雙極型晶體管電路和MOS型集成電路構(gòu)成，能夠充分發(fā)揮兩種電路的優(yōu)勢，缺點(diǎn)是制造工藝復(fù)雜。當(dāng)前第21頁\共有79頁\編于星期一\16點(diǎn)2.4.1TTL反相器的電路結(jié)構(gòu)和工作原理

一、電路結(jié)構(gòu)設(shè)：電源電壓VCC=5V,輸入信號VIH=3.4V,VIL=0.2VPN結(jié)開啟電壓VOH為0.7V圖2.4.1TTL反相器的典型電路當(dāng)前第22頁\共有79頁\編于星期一\16點(diǎn)輸入為低電平（0.2V）時“0”不足以讓T2、T5導(dǎo)通三個PN結(jié)導(dǎo)通需2.1V0.9V當(dāng)前第23頁\共有79頁\編于星期一\16點(diǎn)輸入低電平（0.3V）“0”1Vuouo=5-uR2-ube4-uD23.4V高電平！當(dāng)前第24頁\共有79頁\編于星期一\16點(diǎn)輸入為高電平（3.4V）時全導(dǎo)通電位被鉗在2.1V反偏1V截止當(dāng)前第25頁\共有79頁\編于星期一\16點(diǎn)思考：二極管D1、D2的作用？D1：抑制輸入端可能出現(xiàn)的負(fù)極性干擾脈沖；又防止輸入電壓為負(fù)時T1的發(fā)射極電流過大，起到保護(hù)作用。D2：為了保證T5飽和導(dǎo)通時T4可靠地截止。當(dāng)前第26頁\共有79頁\編于星期一\16點(diǎn)二、電壓傳輸特性TTL非門的特性和技術(shù)參數(shù)測試電路當(dāng)前第27頁\共有79頁\編于星期一\16點(diǎn)u0(V)ui(V)123UOH(3.4V)UOL(0.3V)傳輸特性曲線u0(V)ui(V)123UOH“1”UOL(0.3V)閾值UTH=1.4V理想的傳輸特性輸出高電平輸出低電平當(dāng)前第28頁\共有79頁\編于星期一\16點(diǎn)1、輸出高電平UOH、輸出低電平UOL

UOH2.4VUOL

0.4V便認(rèn)為合格。

典型值UOH=3.4VUOL

0.3V。2、閾值電壓UTui<UT時，認(rèn)為ui是低電平。ui>UT時，認(rèn)為ui是高電平。UT=1.4V當(dāng)前第29頁\共有79頁\編于星期一\16點(diǎn)三、輸入端噪聲容限

由電壓傳輸特性：當(dāng)輸入信號偏離正常的低電平(0.2V)而升高時，輸出的高電平并不立刻改變；同樣，當(dāng)輸入信號偏離正常的高電平(3.4V)而降低時，輸出的低電平也不會馬上改變。

∴允許輸入的高、低電平信號各有一個波動的范圍。在保證輸出高、低電平基本不變（變化的大小不超過允許限度）的條件下，輸入電平的允許波動范圍稱為噪聲容限。當(dāng)前第30頁\共有79頁\編于星期一\16點(diǎn)噪聲容限定義的示意圖VOH(min):輸出高電平的下限VOL(max):輸出低電平的上限VIL(max):輸入低電平的上限VIH(min):輸入高電平的下限輸入為高電平的噪聲容限為：VNH=VOH(min)-VIH(min)

抗反向干擾輸入為低電平的噪聲容限為：VNL=VIL(max)-VOL(max)

抗正向干擾圖2.4.3輸入端噪聲容限示意圖當(dāng)前第31頁\共有79頁\編于星期一\16點(diǎn)2.4.2TTL反相器的靜態(tài)輸入特性和輸出特性正確地處理門電路和門電路、門電路和其它電路之間的連接問題一、輸入特性輸入信號為高、低電平時，輸入端的等效電路：圖2.4.4TTL反相器的輸入端等效電路當(dāng)前第32頁\共有79頁\編于星期一\16點(diǎn)輸入特性曲線當(dāng)VCC=5V,vI=VIL=0.2V時：輸入低電平電流：IIL=-(VCC-vBE1-VIL)/R1=-1mA當(dāng)vI=VIH=3.4V時，T1管vBC>0,vBE<0,倒置狀態(tài)，β極小(<0.01)故：高電平輸入電流IIH很小，IIH<40μA輸入特性曲線：圖2.4.5TTL反相器的輸入特性當(dāng)前第33頁\共有79頁\編于星期一\16點(diǎn)二、輸出特性1、高電平輸出特性

vO=VOH時，T4,D2導(dǎo)通，T5截止，輸出端的等效電路為：圖中：T4工作在射極輸出狀態(tài)，電路的輸出電阻很小，在負(fù)載電流較小的范圍內(nèi)，負(fù)載電流的變化對VOH的影響很小。隨著負(fù)載電流iL絕對值的增加，R4上壓降增大，T4的b-c結(jié)正向偏置，T4進(jìn)入飽和狀態(tài)。此時T4失去跟隨功能，VOH隨iL的增加而線性地下降。圖2.4.6TTL反相器高電平輸出等效電路當(dāng)前第34頁\共有79頁\編于星期一\16點(diǎn)高電平輸出特性曲線圖中：|iL|<5mA時，VOH變化很小。受功耗限制：|iL|

<<5mA74系列：

|iL|<0.4mA圖2.4.7TTL反相器高電平輸出特性當(dāng)前第35頁\共有79頁\編于星期一\16點(diǎn)2.低電平輸出特性T5飽和導(dǎo)通，T4截止，輸出等效電路如下：∵T5飽和導(dǎo)通時，c-e間的內(nèi)阻很小(<10歐)∴負(fù)載電流iL增加時，輸出的低電平VOL僅稍有升高圖2.4.8TTL反相器低電平輸出等效電路圖2.4.9TTL反相器低電平輸出特性當(dāng)前第36頁\共有79頁\編于星期一\16點(diǎn)門電路的扇出系數(shù)[例2.4.1]計算門G1最多可以驅(qū)動多少個同樣的門電路負(fù)載？P67.門電路的扇出系數(shù):門電路輸出驅(qū)動同類負(fù)載門的個數(shù)當(dāng)前第37頁\共有79頁\編于星期一\16點(diǎn)三、輸入端負(fù)載特性

使用門電路時，有時需要在輸入端與地之間，或者輸入端與信號的低電平之間，接入電阻Rp

由圖：vI=Rp(Vcc-vBE1)/(R1+Rp)圖2.4.11TTL反相器輸入端經(jīng)電阻接地時的等效電路當(dāng)前第38頁\共有79頁\編于星期一\16點(diǎn)輸入端負(fù)載特性在Rp<<R1時，vI與Rp成正比；當(dāng)vI上升到1.4V以后，T2和T5發(fā)射結(jié)同時導(dǎo)通，將vB1鉗在2.1V?！嗉仁筊p再增大，vI也不會再升高了。圖2.4.12TTL反相器輸入端負(fù)載特性當(dāng)前第39頁\共有79頁\編于星期一\16點(diǎn)例：判斷如圖TTL電路輸出為何狀態(tài)？&10KΩ&10Ω≥110ΩY0=0Y1=1Y2=0Y0Y1Y2當(dāng)前第40頁\共有79頁\編于星期一\16點(diǎn)例：判斷如圖TTL電路輸出為何狀態(tài)？

Y1=0Y2=0&10KΩY1VCCY2≥1VCC10KΩ當(dāng)前第41頁\共有79頁\編于星期一\16點(diǎn)1、TTL門輸入端懸空的相當(dāng)于接高電平。2、為了防止干擾，可將與門多余的輸入端接高電平，將或門多余的輸入端接低電平。說明當(dāng)前第42頁\共有79頁\編于星期一\16點(diǎn)2.4.3TTL反相器的動態(tài)特性傳輸延遲時間：輸出電壓波形滯后于輸入電壓波形的時間。當(dāng)前第43頁\共有79頁\編于星期一\16點(diǎn)2.4.4其它類型的TTL門電路1、其它邏輯功能的門電路

在門電路的定型產(chǎn)品中除了反相器，還有與門、或門、與非門、或非門、與或非門和異或門。

他們的輸入端、輸出端、的電路結(jié)構(gòu)形式與反相器基本相同，所以他們的輸入、輸出特性基本一致。當(dāng)前第44頁\共有79頁\編于星期一\16點(diǎn)圖2.4.20TTL與非門電路當(dāng)前第45頁\共有79頁\編于星期一\16點(diǎn)圖2.4.21多發(fā)射極三極管

（a）結(jié)構(gòu)示意圖（b）符號及等效電路當(dāng)前第46頁\共有79頁\編于星期一\16點(diǎn)圖2.4.22TTL或非門電路當(dāng)前第47頁\共有79頁\編于星期一\16點(diǎn)圖2.4.23TTL與或非門當(dāng)前第48頁\共有79頁\編于星期一\16點(diǎn)圖2.4.24TTL異或門當(dāng)前第49頁\共有79頁\編于星期一\16點(diǎn)2.集電極開路的門電路P78推拉式輸出電路結(jié)構(gòu)具有輸出電阻很低的優(yōu)點(diǎn)；但不能將其輸出端并聯(lián)使用。因?yàn)椋海?）當(dāng)一個輸出為高，另一個輸出為低時，有很大的負(fù)載電流同時流過這兩個門的輸出級。圖2.4.25推拉式輸出級并聯(lián)的情況當(dāng)前第50頁\共有79頁\編于星期一\16點(diǎn)

（2）電源通常為＋5伏，輸出的高電平為固定的，不能滿足對不同輸出高低電平的需要

（3）推拉式結(jié)構(gòu)不能滿足驅(qū)動較大電流、較高電壓的負(fù)載的要求。當(dāng)前第51頁\共有79頁\編于星期一\16點(diǎn)集電極開路的門電路OpenCollectorGate:OC門電路結(jié)構(gòu)和圖形號：工作時，需外接負(fù)載電阻和電源。圖2.4.26集電極開路與非門的電路和圖形符號當(dāng)前第52頁\共有79頁\編于星期一\16點(diǎn)兩個OC與非門輸出并聯(lián)P79圖2.4.27OC門輸出并聯(lián)的接法及邏輯圖當(dāng)前第53頁\共有79頁\編于星期一\16點(diǎn)FRLVC相當(dāng)于“與門”邏輯等效符號OC門可以實(shí)現(xiàn)“線與”功能當(dāng)前第54頁\共有79頁\編于星期一\16點(diǎn)

OC門需外接電阻，所以電源VC可以選5V～30V。OC門作為TTL電路可以和其它不同類型不同電平的邏輯電路進(jìn)行連接。TTL電路驅(qū)動CMOS電路圖

CMOS電路的VDD=5V～18V，特別是VDD>VCC時，必須選用集電極開路（OC門）TTL電路。

CMOS電源電壓VDD=5V時，一般的TTL門可以直接驅(qū)動CMOS門。OC門可以實(shí)現(xiàn)電平轉(zhuǎn)換功能當(dāng)前第55頁\共有79頁\編于星期一\16點(diǎn)3.三態(tài)輸出門電路(TS門)圖2.4.31三態(tài)輸出門的電路圖和圖形符號

（a）控制端高電平有效（b）控制端低電平有效當(dāng)前第56頁\共有79頁\編于星期一\16點(diǎn)功能表低電平起作用&ABFEN

TSL門輸出具有高、低電平狀態(tài)外，還有第三種輸出狀態(tài)—高阻狀態(tài)，又稱禁止態(tài)或失效態(tài)。輸出F端處于高阻狀態(tài)記為當(dāng)E=1時，E使能端當(dāng)E=0時，電路執(zhí)行正常與非功能F=AB。當(dāng)前第57頁\共有79頁\編于星期一\16點(diǎn)總線結(jié)構(gòu)1、在同一條導(dǎo)線上，分時傳遞若干個門電路的輸出信號。圖2.4.32用三態(tài)輸出門接成總線結(jié)構(gòu)當(dāng)前第58頁\共有79頁\編于星期一\16點(diǎn)總線驅(qū)動器2、三態(tài)門經(jīng)常做成單輸入、單輸出。輸入輸出有同相反相兩種接法。3、利用三態(tài)門實(shí)現(xiàn)數(shù)據(jù)的雙向傳送。圖2.4.33用三態(tài)輸出門實(shí)現(xiàn)數(shù)據(jù)的雙向傳輸當(dāng)前第59頁\共有79頁\編于星期一\16點(diǎn)TTL電路的改進(jìn)系列p83目的：提高工作速度，降低功耗。74系列、74H、74S、74LS、74AS、74ALS當(dāng)前第60頁\共有79頁\編于星期一\16點(diǎn)54系列與74系列具有完全相同的電路結(jié)構(gòu)和電氣性能參數(shù)。不同之處：54系列的工作溫度范圍更寬，電源允許的工作范圍更大。74系列：0～70℃5V±5%54系列：－55～＋125℃5V±10%

不同系列的TTL器件中，只要器件型號的后幾位數(shù)碼一樣，則其邏輯功能、外形尺寸、引腳排列就完全相同。當(dāng)前第61頁\共有79頁\編于星期一\16點(diǎn)§2.6MOS門電路2.6.1MOS反相器0UDSIDui=“1”ui=“0”uo=“0”uo=“1”當(dāng)前第62頁\共有79頁\編于星期一\16點(diǎn)

CMOS反相器工作原理Complementary-SymmeteryMetal-Oxide-SemiconductorNMOS管PMOS管CMOS電路當(dāng)前第63頁\共有79頁\編于星期一\16點(diǎn)PMOSNMOS

襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位。柵極相連作輸入端漏極相連作輸出端工作原理：1.輸入為低電平VIL=0V時，VGS1＜VT1T1管截止；|VGS2|＞VT2

電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDD。T2導(dǎo)通。2.輸入為高電平VIH=VDD時，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能一、CMOS反相器工作原理當(dāng)前第64頁\共有79頁\編于星期一\16點(diǎn)CMOS門的VT=0.5VDD，TTL門的VT一般在1.0～1.4V。CMOS門輸出：高電平為VOH=VDD，低電平為VOL=0V。TTL門輸出：高電平為VOH=3.6V，低電平為VOL=0.3V。二、CMOS門電路和TTL門電路比較對CC4000系列門電路，通常輸入高電平的值不能低于0.7VDD，即VIH(min)0.7VDD輸入低電平的值不能大于0.3VDD，即VIL(max)0.3VDDCMOS傳輸特性矩型性比TTL好，且隨VDD按比例變化。當(dāng)前第65頁\共有79頁\編于星期一\16點(diǎn)三、CMOS門電路輸入端保護(hù)電路輸入保護(hù)電壓VDD+

VDF二極管反向擊穿電壓30V當(dāng)前第66頁\共有79頁\編于星期一\16點(diǎn)2.5.3其它類型的CMOS門TP2TP1TN2TN1uoui1ui2UDD一、CMOS與非門當(dāng)前第67頁\共有79頁\編于星期一\16點(diǎn)TP2TP1TN2TN1uoui1ui2UDD任一輸入端為低，設(shè)ui1=0ui1=0uO=1斷開導(dǎo)通當(dāng)前第68頁\共有79頁\編于星期一\16點(diǎn)TP2TP1TN2TN1uoui1ui2UDD輸入全為高電平uO=0ui1=1ui2=1導(dǎo)通斷開當(dāng)前第69頁\共有79頁\編于星期一\16點(diǎn)TN2TN1TP1TP2ui1ui2UDD二、CMOS或非門當(dāng)前第70頁\共有79頁\編于星期一\16點(diǎn)TN2TN1TP1TP2ui1ui2UDD任一輸入端為高，設(shè)ui1=1ui1=1uO=0導(dǎo)通斷開當(dāng)前第71頁\共有79頁\編于星期一\16點(diǎn)TN2TN1TP1TP2ui1ui2UDD輸入端全為低uO=1ui1=0ui2=0導(dǎo)通斷開當(dāng)前第72頁\共有79頁\編于星期一\16點(diǎn)例：判斷如圖CMOS電路輸出為何狀態(tài)？Y0=1Y1=1Y2=0&10KΩY1VCCY2≥1VCC10KΩ&Y010KΩ當(dāng)前第73頁\共有79頁\編于星期一\16點(diǎn)三、CMOS傳輸門CMOS傳輸門TG由TN和TP管構(gòu)成，C=1（或C’=0