計(jì)算機(jī)組成原理(四版)本科生試題庫(kù)整理附答案

1從器件角度看，計(jì)算機(jī)經(jīng)歷了五代變化。但從系統(tǒng)結(jié)構(gòu)看，至今絕大多數(shù)計(jì)算機(jī)仍屬于（

B）計(jì)算機(jī)。A并行B馮·諾依曼C智能

D串行2某機(jī)字長(zhǎng)32位，其中1位表示符號(hào)位。若用定點(diǎn)整數(shù)表示，則最小負(fù)整數(shù)為（A）。A-(231-1)B-(230-1)C-(231+1)D-(230+1)3以下有關(guān)運(yùn)算器的描述，（

C）是正確的。A只做加法運(yùn)算B只做算術(shù)運(yùn)算C算術(shù)運(yùn)算與邏輯運(yùn)算D只做邏輯運(yùn)算4EEPROM是指（D）A讀寫存儲(chǔ)器

B只讀存儲(chǔ)器C閃速存儲(chǔ)器

D電擦除可編程只讀存儲(chǔ)器5常用的虛擬存儲(chǔ)系統(tǒng)由（B）兩級(jí)存儲(chǔ)器組成，其中輔存是大容量的磁表面存儲(chǔ)器。Acache-主存B主存-輔存Ccache-輔存

D通用寄存器-cache6RISC訪內(nèi)指令中，操作數(shù)的物理位置一般安排在（D）A棧頂和次棧頂B兩個(gè)主存單元C一個(gè)主存單元和一個(gè)通用寄存器D兩個(gè)通用寄存器7當(dāng)前的CPU由（B）組成。A控制器B控制器、運(yùn)算器、cacheC運(yùn)算器、主存D控制器、ALU、主存8流水CPU是由一系列叫做“段”的處理部件組成。和具備m個(gè)并行部件的CPU相比，一個(gè)m段流水CPU的吞吐能力是（A

）。A具備同等水平B不具備同等水平C小于前者D大于前者9在集中式總線仲裁中，（A）方式響應(yīng)時(shí)間最快。A獨(dú)立請(qǐng)求

B計(jì)數(shù)器定時(shí)查詢

C菊花鏈D10CPU中跟蹤指令后繼地址的寄存器是（C

）。A地址寄存器

B指令計(jì)數(shù)器C程序計(jì)數(shù)器

D指令寄存器11從信息流的傳輸速度來(lái)看，（A）系統(tǒng)工作效率最低。A單總線

B雙總線C三總線D多總線12單級(jí)中斷系統(tǒng)中，CPU一旦響應(yīng)中斷，立即關(guān)閉（C）標(biāo)志，以防止本次中斷服務(wù)結(jié)束前同級(jí)的其他中斷源產(chǎn)生另一次中斷進(jìn)行干擾。A中斷允許

B中斷請(qǐng)求C中斷屏蔽

DDMA請(qǐng)求13下面操作中應(yīng)該由特權(quán)指令完成的是（B）。DI/O程序25虛擬存儲(chǔ)技術(shù)主要解決存儲(chǔ)器的（

B）問題。A速度

B擴(kuò)大存儲(chǔ)容量

C成本

D前三者兼顧26引入多道程序的目的在于（

A）。A充分利用CPU，減少等待CPU時(shí)間B提高實(shí)時(shí)響應(yīng)速度C有利于代碼共享，減少主輔存信息交換量D充分利用存儲(chǔ)器27下列數(shù)中最小的數(shù)是（C

）A（101001）2B（52）8

C（101001）BCDD（233）1628某DRAM芯片，其存儲(chǔ)容量為512×8位，該芯片的地址線和數(shù)據(jù)線的數(shù)目是（

D）。A8，512B512，8C18，8

D19，829在下面描述的匯編語(yǔ)言基本概念中，不正確的表述是（

D）。A對(duì)程序員的訓(xùn)練要求來(lái)說(shuō)，需要硬件知識(shí)B匯編語(yǔ)言對(duì)機(jī)器的依賴性高C用匯編語(yǔ)言編寫程序的難度比高級(jí)語(yǔ)言小D匯編語(yǔ)言編寫的程序執(zhí)行速度比高級(jí)語(yǔ)言慢30交叉存儲(chǔ)器實(shí)質(zhì)上是一種多模塊存儲(chǔ)器，它用（

A）方式執(zhí)行多個(gè)獨(dú)立的讀寫操作。A流水

B資源重復(fù)

C順序

D資源共享31寄存器間接尋址方式中，操作數(shù)在（B

）。A通用寄存器

B主存單元

C程序計(jì)數(shù)器

D堆棧32機(jī)器指令與微指令之間的關(guān)系是（

A）。A用若干條微指令實(shí)現(xiàn)一條機(jī)器指令B用若干條機(jī)器指令實(shí)現(xiàn)一條微指令C用一條微指令實(shí)現(xiàn)一條機(jī)器指令D用一條機(jī)器指令實(shí)現(xiàn)一條微指令33描述多媒體CPU基本概念中，不正確的是（

CD）。A多媒體CPU是帶有MMX技術(shù)的處理器BMMX是一種多媒體擴(kuò)展結(jié)構(gòu)CMMX指令集是一種多指令流多數(shù)據(jù)流的并行處理指令D多媒體CPU是以超標(biāo)量結(jié)構(gòu)為基礎(chǔ)的CISC機(jī)器34在集中式總線仲裁中，（A

）方式對(duì)電路故障最敏感。A菊花鏈

B獨(dú)立請(qǐng)求

C計(jì)數(shù)器定時(shí)查詢D35流水線中造成控制相關(guān)的原因是執(zhí)行（

A）指令而引起。A條件轉(zhuǎn)移

B訪內(nèi)

C算邏

D無(wú)條件轉(zhuǎn)移36PCI總線是一個(gè)高帶寬且與處理器無(wú)關(guān)的標(biāo)準(zhǔn)總線。下面描述中不正確的是（

B）。A采用同步定時(shí)協(xié)議

B采用分布式仲裁策略C具有自動(dòng)配置能力

D適合于低成本的小系統(tǒng)37下面陳述中，不屬于外圍設(shè)備三個(gè)基本組成部分的是（

D）。A存儲(chǔ)介質(zhì)

B驅(qū)動(dòng)裝置

C控制電路

D計(jì)數(shù)器38中斷處理過(guò)程中，（B

）項(xiàng)是由硬件完成。A關(guān)中斷

B開中斷

C保存CPU現(xiàn)場(chǎng)D恢復(fù)CPU現(xiàn)場(chǎng)39IEEE1394是一種高速串行I/O標(biāo)準(zhǔn)接口。以下選項(xiàng)中，（

D）項(xiàng)不屬于IEEE1394的協(xié)議集。A業(yè)務(wù)層

B鏈路層

C物理層

D串行總線管理40運(yùn)算器的核心功能部件是（B

）。A數(shù)據(jù)總線

BALU

C狀態(tài)條件寄存器

D通用寄存器41某單片機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB。若按字編址，它的尋址范圍是（A

）。A1M

B4MB

C4M

D1MB42某SRAM芯片，其容量為1M×8位，除電源和接地端外，控制端有E和R/W#，該芯片的管腳引出線數(shù)目是（

D）。A20B28C30D3243雙端口存儲(chǔ)器所以能進(jìn)行高速讀/寫操作，是因?yàn)椴捎茫?/p>

D）。A高速芯片

B新型器件C流水技術(shù)

D兩套相互獨(dú)立的讀寫電路44單地址指令中為了完成兩個(gè)數(shù)的算術(shù)運(yùn)算，除地址碼指明的一個(gè)操作數(shù)以外，另一個(gè)數(shù)常需采用（

C）。A堆棧尋址方式

B立即尋址方式C隱含尋址方式

D間接尋址方式45為確定下一條微指令的地址，通常采用斷定方式，其基本思想是（

C）。A用程序計(jì)數(shù)器PC來(lái)產(chǎn)生后繼微指令地址B用微程序計(jì)數(shù)器μPC來(lái)產(chǎn)生后繼微指令地址C通過(guò)微指令順序控制字段由設(shè)計(jì)者指定或由設(shè)計(jì)者指定的判別字段控制產(chǎn)生后繼微指令地址D通過(guò)指令中指定一個(gè)專門字段來(lái)控制產(chǎn)生后繼微指令地址簡(jiǎn)答+證明計(jì)算題+分析題+設(shè)計(jì)題36設(shè)兩個(gè)浮點(diǎn)數(shù)N1=1

假設(shè)主存容量16M×32位3設(shè)x=-18，y=+49刷新存儲(chǔ)器（簡(jiǎn)稱刷存2

指令和數(shù)據(jù)都用二進(jìn)制5圖1所示的系統(tǒng)中50一盤組共11片，記錄面4用定量分析方法證明多6某計(jì)算機(jī)有圖2所45圖1所示為傳送（M10列表比較CISC處理機(jī)7參見圖1，這是一個(gè)11設(shè)存儲(chǔ)器容量為128M8已知x=-0011115PCI總線中三種橋的13機(jī)器字長(zhǎng)32位，常規(guī)設(shè)17畫圖說(shuō)明現(xiàn)代計(jì)算12有兩個(gè)浮點(diǎn)數(shù)N118CPU中有哪幾類主9圖2所示為雙總線結(jié)構(gòu)24簡(jiǎn)要總結(jié)一下，采用14某機(jī)的指令格式7一臺(tái)機(jī)器的指令系統(tǒng)15圖1為某機(jī)運(yùn)算器框25求證：[-y]補(bǔ)=-[y]補(bǔ)19CPU執(zhí)行一段程序時(shí)，29設(shè)由S，E，M三個(gè)域組20某機(jī)器單字長(zhǎng)指令為30畫出單級(jí)中斷處理21一條機(jī)器指令的指令35寫出下表尋址方式22CPU的數(shù)據(jù)通路如40為什么在計(jì)算機(jī)系4CPU執(zhí)行一段程序時(shí)41何謂指令周期？C27某計(jì)算機(jī)的存儲(chǔ)系47比較cache與虛存28圖1所示為雙總線48設(shè)[N]補(bǔ)=anan-1…a31某加法器進(jìn)位鏈小

1

假設(shè)主存容量16M×32位，Cache容量64K×32位，主存與Cache之間以每塊4×32位大小傳送數(shù)據(jù)，請(qǐng)確定直接映射方式的有關(guān)參數(shù)，并畫出內(nèi)存地址格式。解：64條指令需占用操作碼字段（OP）6位，源寄存器和目標(biāo)寄存器各4位，尋址模式（X）2位，形式地址（D）16位，其指令格式如下：3126252221181716150OP目標(biāo)源XD尋址模式定義如下：X=00寄存器尋址操作數(shù)由源寄存器號(hào)和目標(biāo)寄存器號(hào)指定X=01直接尋址有效地址E=(D)X=10變址尋址有效地址E=(Rx)＋DX=11相對(duì)尋址有效地址E=（PC）＋D其中Rx為變址寄存器（10位），PC為程序計(jì)數(shù)器（20位），位移量D可正可負(fù)。該指令格式可以實(shí)現(xiàn)RR型，RS型尋址功能。2

指令和數(shù)據(jù)都用二進(jìn)制代碼存放在內(nèi)存中，從時(shí)空觀角度回答CPU如何區(qū)分讀出的代碼是指令還是數(shù)據(jù)。解：計(jì)算機(jī)可以從時(shí)間和空間兩方面來(lái)區(qū)分指令和數(shù)據(jù)，在時(shí)間上，取指周期從內(nèi)存中取出的是指令，而執(zhí)行周期從內(nèi)存取出或往內(nèi)存中寫入的是數(shù)據(jù)，在空間上，從內(nèi)存中取出指令送控制器，而執(zhí)行周期從內(nèi)存從取的數(shù)據(jù)送運(yùn)算器、往內(nèi)存寫入的數(shù)據(jù)也是來(lái)自于運(yùn)算器。4用定量分析方法證明多模塊交叉存儲(chǔ)器帶寬大于順序存儲(chǔ)器帶寬。證明：假設(shè)（1）存儲(chǔ)器模塊字長(zhǎng)等于數(shù)據(jù)總線寬度（2）模塊存取一個(gè)字的存儲(chǔ)周期等于T.（3）總線傳送周期為τ（4）交叉存儲(chǔ)器的交叉模塊數(shù)為m.交叉存儲(chǔ)器為了實(shí)現(xiàn)流水線方式存儲(chǔ)，即每通過(guò)τ時(shí)間延遲后啟動(dòng)下一?？?，應(yīng)滿足T=mτ,(1)交叉存儲(chǔ)器要求其?？鞌?shù)>=m,以保證啟動(dòng)某模快后經(jīng)過(guò)mτ時(shí)間后再次啟動(dòng)該模快時(shí)，它的上次存取操作已經(jīng)完成。這樣連續(xù)讀取m個(gè)字所需要時(shí)間為t1=T+(m–1)τ=mг+mτ–τ=(2m–1)τ(2)故交叉存儲(chǔ)器帶寬為W1=1/t1=1/(2m-1)τ(3)而順序方式存儲(chǔ)器連續(xù)讀取m個(gè)字所需時(shí)間為t2=mT=m2×τ(4)存儲(chǔ)器帶寬為W2=1/t2=1/m2×τ(5)比較(3)和(2)式可知，交叉存儲(chǔ)器帶寬>順序存儲(chǔ)器帶寬。10列表比較CISC處理機(jī)和RISC處理機(jī)的特點(diǎn)。比較內(nèi)容CISCRISC指令系統(tǒng)復(fù)雜、龐大簡(jiǎn)單、精簡(jiǎn)指令數(shù)目一般大于200一般小于100指令格式一般大于4一般小于4尋址方式一般大于4一般小于4指令字長(zhǎng)不固定等長(zhǎng)可訪存指令不加限定只有LOAD/STORE指令各種指令使用頻率相差很大相差不大各種指令執(zhí)行時(shí)間相差很大絕大多數(shù)在一個(gè)周期內(nèi)完成優(yōu)化編譯實(shí)現(xiàn)很難較容易程序源代碼長(zhǎng)度較短較長(zhǎng)控制器實(shí)現(xiàn)方式絕大多數(shù)為微程序控制絕大部分為硬布線控制軟件系統(tǒng)開發(fā)時(shí)間較短較長(zhǎng)11設(shè)存儲(chǔ)器容量為128M字，字長(zhǎng)64位，模塊數(shù)m=8，分別用順序方式和交叉方式進(jìn)行組織。存儲(chǔ)周期T=200ns，數(shù)據(jù)總線寬度為64位，總線傳送周期

τ=50ns。問順序存儲(chǔ)器和交叉存儲(chǔ)器的帶寬各是多少？15PCI總線中三種橋的名稱是什么？簡(jiǎn)述其功能。解：PCI總線有三種橋，即HOST/PCI橋（簡(jiǎn)稱HOST橋），PCI/PCI橋，PCI/LAGACY橋。在PCI總線體系結(jié)構(gòu)中，橋起著重要作用：它連接兩條總線，使總線間相互通信。橋是一個(gè)總線轉(zhuǎn)換部件，可以把一條總線的地址空間映射到另一條總線的地址空間上，從而使系統(tǒng)中任意一個(gè)總線主設(shè)備都能看到同樣的一份地址表。利用橋可以實(shí)現(xiàn)總線間的猝發(fā)式傳送。17畫圖說(shuō)明現(xiàn)代計(jì)算機(jī)系統(tǒng)的層次結(jié)構(gòu)。P13-145級(jí)高級(jí)語(yǔ)言級(jí)編譯程序4級(jí)匯編語(yǔ)言級(jí)匯編程序3級(jí)操作系統(tǒng)級(jí)操作系統(tǒng)2級(jí)一般機(jī)器級(jí)微程序1級(jí)微程序設(shè)計(jì)級(jí)直接由硬件執(zhí)行CPU中有哪幾類主要寄存器？用一句話回答其功能。解：A，數(shù)據(jù)緩沖寄存器（DR）；B，指令寄存器（IR）；C，程序計(jì)算器PC；D，數(shù)據(jù)地址寄存器(AR)；通用寄存器（R0~R3）；F，狀態(tài)字寄存器（PSW）24簡(jiǎn)要總結(jié)一下，采用哪幾種技術(shù)手段可以加快存儲(chǔ)系統(tǒng)的訪問速度？①內(nèi)存采用更高速的技術(shù)手段，②采用雙端口存儲(chǔ)器，③采用多模交叉存儲(chǔ)器25求證：[-y]補(bǔ)=-[y]補(bǔ)

(mod2n+1)證明：因?yàn)閇x-y]補(bǔ)=[x]補(bǔ)-[y]補(bǔ)=[x]補(bǔ)+[-y]補(bǔ)又因?yàn)閇x+y]補(bǔ)=[x]補(bǔ)+[y]補(bǔ)（mod2n+1）所以[y]補(bǔ)=[x+y]補(bǔ)-[x]補(bǔ)又[x-y]補(bǔ)=[x+(-y)]補(bǔ)=[x]補(bǔ)+[-y]補(bǔ)所以[-y]補(bǔ)=[x-y]補(bǔ)-[x]補(bǔ)[y]補(bǔ)+[-y]補(bǔ)=[x+y]補(bǔ)+[x-y]補(bǔ)-[x]補(bǔ)-[x]補(bǔ)=0故[-y]補(bǔ)=-[y]補(bǔ)(mod2n+1)29設(shè)由S，E，M三個(gè)域組成的一個(gè)32位二進(jìn)制字所表示的非零規(guī)格化數(shù)x，真值表示為x＝(-1)s×(1.M)×2E-127

問：它所能表示的規(guī)格化最大正數(shù)、最小正數(shù)、最大負(fù)數(shù)、最小負(fù)數(shù)是多少？解：（１）最大正數(shù)（２）最小正數(shù)0111111111111111111111111111111100000000000000000000000000000000X=1.0×2-128X=[1+(1-2-23)]×2127（４）最大負(fù)數(shù)１0000000000000000000000000000000X=-1.0×2-128（３）最小負(fù)數(shù)１1111111111111111111111111111111X==-[1+(1-2-23)]×212730畫出單級(jí)中斷處理過(guò)程流程圖（含指令周期）。35寫出下表尋址方式中操作數(shù)有效地址E的算法。序號(hào)尋址方式名稱有效地址E說(shuō)明1立即A操作數(shù)在指令中2寄存器Ri操作數(shù)在某通用寄存器Ri中3直接DD為偏移量4寄存器間接(Ri)(Ri)為主存地址指示器5基址(B)B為基址寄存器6基址＋偏移量(B)+D7比例變址＋偏移量(I)*S+DI為變址寄存器，S比例因子8基址＋變址＋偏移量(B)+(I)+D9基址＋比例變址＋偏移量(B)+(I)*S+D10相對(duì)（PC）+DPC為程序計(jì)數(shù)器40為什么在計(jì)算機(jī)系統(tǒng)中引入DMA方式來(lái)交換數(shù)據(jù)？若使用總線周期挪用方式，DMA控制器占用總線進(jìn)行數(shù)據(jù)交換期間，CPU處于何種狀態(tài)？P253、254為了減輕cpu對(duì)I/O操作的控制，使得cpu的效率有了提高?？赡苡龅絻煞N情況：一種是此時(shí)CPU不需要訪內(nèi)，如CPU正在執(zhí)行乘法命令；另一種情況是，I/O設(shè)備訪內(nèi)優(yōu)先，因?yàn)镮/O訪內(nèi)有時(shí)間要求，前一個(gè)I/O數(shù)據(jù)必須在下一個(gè)訪內(nèi)請(qǐng)求到來(lái)之前存取完畢。41何謂指令周期？CPU周期？時(shí)鐘周期？它們之間是什么關(guān)系？指令周期是執(zhí)行一條指令所需要的時(shí)間，一般由若干個(gè)機(jī)器周期組成，是從取指令、分析指令到執(zhí)行完所需的全部時(shí)間。CPU周期又稱機(jī)器周期，CPU訪問一次內(nèi)存所花的時(shí)間較長(zhǎng)，因此用從內(nèi)存讀取一條指令字的最短時(shí)間來(lái)定義。一個(gè)指令周期常由若干CPU周期構(gòu)成時(shí)鐘周期是由CPU時(shí)鐘定義的定長(zhǎng)時(shí)間間隔，是CPU工作的最小時(shí)間單位，也稱節(jié)拍脈沖或T周期47比較cache與虛存的相同點(diǎn)和不同點(diǎn)。相同點(diǎn)：（1）出發(fā)點(diǎn)相同；都是為了提高存儲(chǔ)系統(tǒng)的性能價(jià)格比而構(gòu)造的分層存儲(chǔ)體系。（2）原理相同；都是利用了程序運(yùn)行時(shí)的局部性原理把最近常用的信息塊從相對(duì)慢速而大容量的存儲(chǔ)器調(diào)入相對(duì)高速而小容量的存儲(chǔ)器.不同點(diǎn)：（1）側(cè)重點(diǎn)不同；cache主要解決主存和CPU的速度差異問題；虛存主要是解決存儲(chǔ)容量問題。（2）數(shù)據(jù)通路不同；CPU與cache、主存間有直接通路；而虛存需依賴輔存，它與CPU間無(wú)直接通路。（3）透明性不同；cache對(duì)系統(tǒng)程序員和應(yīng)用程序員都透明；而虛存只對(duì)應(yīng)用程序員透明。（4）未命名時(shí)的損失不同；主存未命中時(shí)系統(tǒng)的性能損失要遠(yuǎn)大于cache未命中時(shí)的損失。48設(shè)[N]補(bǔ)=anan-1…a1a0，其中an是符號(hào)位。證明：當(dāng)N≥0，an=0,真值N=[N]補(bǔ)=an-1…a1a0=②當(dāng)N＜0，an=1，[N]補(bǔ)=1an-1…a1a0依補(bǔ)碼的定義,真值N=[N]補(bǔ)－2^(n+1)=anan-1…a1a0—2^(n+1)=綜合以上結(jié)果有

3設(shè)x=-18，y=+26，數(shù)據(jù)用補(bǔ)碼表示，用帶求補(bǔ)器的陣列乘法器求出乘積x×y，并用十進(jìn)制數(shù)乘法進(jìn)行驗(yàn)證。解：符號(hào)位單獨(dú)考慮：X為正符號(hào)用二進(jìn)制表示為0，Y為負(fù)值符號(hào)用1表示?！綳】補(bǔ)=101110【Y】補(bǔ)=011010兩者做乘法10010x11010-----------0000010010000001001010010----------------111010100結(jié)果化為10進(jìn)制就是468符號(hào)位進(jìn)行異或操作0異或1得1所以二進(jìn)制結(jié)果為1111010100化為十進(jìn)制就是-468十進(jìn)制檢驗(yàn)：-18x26=-4685圖1所示的系統(tǒng)中，A、B、C、D四個(gè)設(shè)備構(gòu)成單級(jí)中斷結(jié)構(gòu)，它要求CPU在執(zhí)行完當(dāng)前指令時(shí)轉(zhuǎn)向?qū)χ袛嗾?qǐng)求進(jìn)行服務(wù)?，F(xiàn)假設(shè)：①

TDC為查詢鏈中每個(gè)設(shè)備的延遲時(shí)間；

②

TA、TB、TC、TD分別為設(shè)備A、B、C、D的服務(wù)程序所需的執(zhí)行時(shí)間；

③

TS、TR分別為保存現(xiàn)場(chǎng)和恢復(fù)現(xiàn)場(chǎng)所需的時(shí)間；

④

主存工作周期為TM；

⑤

中斷批準(zhǔn)機(jī)構(gòu)在確認(rèn)一個(gè)新中斷之前，先要讓即將被中斷的程序的一條指令執(zhí)行完畢。

試問：在確保請(qǐng)求服務(wù)的四個(gè)設(shè)備都不會(huì)丟失信息的條件下，中斷飽和的最小時(shí)間是多少？中斷極限頻率是多少？解：假設(shè)主存工作周期為TM，執(zhí)行一條指令的時(shí)間也設(shè)為TM。則中斷處理過(guò)程和各時(shí)間段如圖B17.3所示。當(dāng)三個(gè)設(shè)備同時(shí)發(fā)出中斷請(qǐng)求時(shí)，依次處理設(shè)備A、B、C的時(shí)間如下：tA=2TM+3TDC+TS+TA+TR（下標(biāo)分別為A,M,DC,S,A,R）tB=2TM+2TDC+TS+TB+TR(下標(biāo)分別為B,M,DC,S,B,R）tC=2TM+TDC+TS+TC+TR（下標(biāo)分別為C,M,DC,S,C,R）達(dá)到中斷飽和的時(shí)間為：T=tA+tB+tC中斷極限頻率為：f=1/T6某計(jì)算機(jī)有圖2所示的功能部件，其中M為主存，指令和數(shù)據(jù)均存放在其中，MDR為主存數(shù)據(jù)寄存器，MAR為主存地址寄存器，R0～R3為通用寄存器，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自動(dòng)加1功能），C、D為暫存寄存器，ALU為算術(shù)邏輯單元，移位器可左移、右移、直通傳送。

(1)將所有功能部件連接起來(lái)，組成完整的數(shù)據(jù)通路，并用單向或雙向箭頭表示信息傳送方向。

(2)畫出“ADDR1，（R2）”指令周期流程圖。該指令的含義是將R1中的數(shù)與（R2）指示的主存單元中的數(shù)相加，相加的結(jié)果直通傳送至R1中。

(3)若另外增加一個(gè)指令存貯器，修改數(shù)據(jù)通路，畫出⑵的指令周期流程圖。解：（1）各功能部件聯(lián)結(jié)成如圖所示數(shù)據(jù)通路：移位器移位器移位器DCPCaIRR3R2R1R0MARMMDRALU-+1（2）此指令為RS型指令，一個(gè)操作數(shù)在R1中，另一個(gè)操作數(shù)在R2為地址的內(nèi)存單元中，相加結(jié)果放在R1中。（R（R2）→MARM→MDR→D（C）+（D）→R1（PC）→MARM→MDR→IR，（PC）+1（R1）→C譯碼送當(dāng)前指令地址到MAR取當(dāng)前指令到IR，PC+1，為取下條指令做好準(zhǔn)備取R1操作數(shù)→C暫存器。②R2中的內(nèi)容是內(nèi)存地址=3\*GB3③從內(nèi)存取出數(shù)→D暫存器=4\*GB3④暫存器C和D中的數(shù)相加后送R17參見圖1，這是一個(gè)二維中斷系統(tǒng)，請(qǐng)問：①

在中斷情況下，CPU和設(shè)備的優(yōu)先級(jí)如何考慮？請(qǐng)按降序排列各設(shè)備的中斷優(yōu)先級(jí)。

②

若CPU現(xiàn)執(zhí)行設(shè)備C的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)是什么？如果CPU執(zhí)行設(shè)備H的中斷服務(wù)程序，IM2，IM1，IM0的狀態(tài)又是什么？

③

每一級(jí)的IM能否對(duì)某個(gè)優(yōu)先級(jí)的個(gè)別設(shè)備單獨(dú)進(jìn)行屏蔽？如果不能，采取什么方法可達(dá)到目的？

④

若設(shè)備C一提出中斷請(qǐng)求，CPU立即進(jìn)行響應(yīng)，如何調(diào)整才能滿足此要求？解：(1)在中斷情況下，CPU的優(yōu)先級(jí)最低。各設(shè)備優(yōu)先級(jí)次序是:A-B-C-D-E-F-G-H-I-CPU(2)執(zhí)行設(shè)備B的中斷服務(wù)程序時(shí)IM0IM1IM2=111；執(zhí)行設(shè)備D的中斷服務(wù)程序時(shí)IM0IM1IM2=011。(3)每一級(jí)的IM標(biāo)志不能對(duì)某優(yōu)先級(jí)的個(gè)別設(shè)備進(jìn)行單獨(dú)屏蔽?？蓪⒔涌谥械腂I（中斷允許）標(biāo)志清“0”，它禁止設(shè)備發(fā)出中斷請(qǐng)求。(4)要使C的中斷請(qǐng)求及時(shí)得到響應(yīng)，可將C從第二級(jí)取出，單獨(dú)放在第三級(jí)上，使第三級(jí)的優(yōu)先級(jí)最高，即令I(lǐng)M3=0即可。8已知x=-001111，y=+011001,求：

①

[x]補(bǔ)，[-x]補(bǔ)，[y]補(bǔ)，[-y]補(bǔ)；

②

x+y,x-y,判斷加減運(yùn)算是否溢出。解：[x]原=100111[x]補(bǔ)=1110001[-x]補(bǔ)=0001111[y]原=0011001[y]補(bǔ)=0011001[-y]補(bǔ)=1100111080813機(jī)器字長(zhǎng)32位，常規(guī)設(shè)計(jì)的物理存儲(chǔ)空間≤32M，若將物理存儲(chǔ)空間擴(kuò)展到256M，請(qǐng)?zhí)岢鲆环N設(shè)計(jì)方案。解：用多體交叉存取方案，即將主存分成8個(gè)相互獨(dú)立、容量相同的模塊M0，M1，M2…，M7，每個(gè)模塊32M×32位。它們各自具備一套地址寄存器、數(shù)據(jù)緩沖器，各自以等同的方式與CPU傳遞信息，其組成如圖12有兩個(gè)浮點(diǎn)數(shù)N1=2j1×S1,N2=2j2×S2，其中階碼用4位移碼、尾數(shù)用8位原碼表示（含1位符號(hào)位）。設(shè)j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求N1+N2，寫出運(yùn)算步驟及結(jié)果。解：(1)浮點(diǎn)乘法規(guī)則：N1×N2=（2j1×S1）×（2j2×S2）=2（j1+j2）×（S1×S2）(2)碼求和：j1+j2=0(3)尾數(shù)相乘：被乘數(shù)S1=0.1001，令乘數(shù)S2=0.1011，尾數(shù)絕對(duì)值相乘得積的絕對(duì)值，積的符號(hào)位=0⊕0=0。按無(wú)符號(hào)陣乘法器運(yùn)算得：N1×N2=20×0.01100011（4）尾數(shù)規(guī)格化、舍入（尾數(shù)四位）N1×N2=（+0.01100011）2=（+0.1100）2×2（-01）29圖2所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自增功能），M為主存（受R/W#信號(hào)控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，線上標(biāo)注有小圈表示有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)，R1o為寄存器R1的輸出控制信號(hào)，未標(biāo)字符的線為直通線，不受控制。①

“ADDR2,R0”指令完成(R0)+(R2)→R0的功能操作，畫出其指令周期流程圖，假設(shè)該指令的地址已放入PC中。并在流程圖每一個(gè)CPU周期右邊列出相應(yīng)的微操作控制信號(hào)序列。②

若將（取指周期）縮短為一個(gè)CPU周期，請(qǐng)先畫出修改數(shù)據(jù)通路，然后畫出指令周期流程圖。解：（1）“ADD

R2，R0”指令是一條加法指令，參與運(yùn)算的兩個(gè)數(shù)放在寄存器R2和R0中，指令周期流程圖包括取指令階段和執(zhí)行指令階段兩部分（為簡(jiǎn)單起見，省去了“→”號(hào)左邊各寄存器代碼上應(yīng)加的括號(hào)）。根據(jù)給定的數(shù)據(jù)通路圖，“ADD

R2，R0”指令的詳細(xì)指令周期流程圖下如圖a所示，圖的右邊部分標(biāo)注了每一個(gè)機(jī)器周期中用到的微操作控制信號(hào)序列。（2）SUB減法指令周期流程圖見下圖b所示。

14某機(jī)的指令格式如下所示

X為尋址特征位：X=00：直接尋址；X=01：用變址寄存器RX1尋址；X=10：用變址寄存器RX2尋址；X=11：相對(duì)尋址

設(shè)(PC)=1234H,(RX1)=0037H,(RX2)=1122H（H代表十六進(jìn)制數(shù)），請(qǐng)確定下列指令中的有效地址：

①4420H

②2244H

③1322H

④3521H解:1）X=00,D=20H,有效地址E=20H2)X=10,D=44H,有效地址E=1122H+44H=1166H3)X=11,D=22H,有效地址E=1234H+22H=1256H4)X=01,D=21H,有效地址E=0037H+21H=0058H5）X=11,D=23H,有效地址E=1234H+23H=1257H15圖1為某機(jī)運(yùn)算器框圖，BUS1～BUS3為3條總線，期于信號(hào)如a、h、LDR0～LDR3、S0～S3等均為電位或脈沖控制信號(hào)。

①

分析圖中哪些是相容微操作信號(hào)？哪些是相斥微操作信號(hào)？

②

采用微程序控制方式，請(qǐng)?jiān)O(shè)計(jì)微指令格式，并列出各控制字段的編碼表。解：1）相容微操作信號(hào)LRSN相斥微操作信號(hào)a,b,c,d2）當(dāng)24個(gè)控制信號(hào)全部用微指令產(chǎn)生時(shí)，可采用字段譯碼法進(jìn)行編碼控制，采用的微指令格式如下（其中目地操作數(shù)字段與打入信號(hào)段可結(jié)合并公用，后者加上節(jié)拍脈沖控制即可）。3位3位5位4位3位2位×××××××××××××××××××××××××××××××××××X目的操作數(shù)源操作數(shù)運(yùn)算操作移動(dòng)操作直接控制判別下址字段編碼表如下：目的操作數(shù)字段源操作數(shù)字段運(yùn)算操作字段移位門字段直接控制字段001a,LDR0010b,LDR1011c,LDR2100d,LDR3001e010f011g100hMS0S1S2S3L,R,S,Ni,j,+119CPU執(zhí)行一段程序時(shí)，cache完成存取的次數(shù)為2420次，主存完成的次數(shù)為80次，已知cache存儲(chǔ)周期為40ns，主存存儲(chǔ)周期為200ns，求cache/主存系統(tǒng)的效率和平均訪問時(shí)間。P94例620某機(jī)器單字長(zhǎng)指令為32位，共有40條指令，通用寄存器有128個(gè)，主存最大尋址空間為64M。尋址方式有立即尋址、直接尋址、寄存器尋址、寄存器間接尋址、基值尋址、相對(duì)尋址六種。請(qǐng)?jiān)O(shè)計(jì)指令格式，并做必要說(shuō)明。21一條機(jī)器指令的指令周期包括取指（IF）、譯碼（ID）、執(zhí)行（EX）、寫回（WB）四個(gè)過(guò)程段，每個(gè)過(guò)程段1個(gè)時(shí)鐘周期T完成。

先段定機(jī)器指令采用以下三種方式執(zhí)行：①非流水線（順序）方式，②標(biāo)量流水線方式，③超標(biāo)量流水線方式。

請(qǐng)畫出三種方式的時(shí)空?qǐng)D，證明流水計(jì)算機(jī)比非流水計(jì)算機(jī)具有更高的吞吐率。P16322CPU的數(shù)據(jù)通路如圖1所示。運(yùn)算器中R0～R3為通用寄存器，DR為數(shù)據(jù)緩沖寄存器，PSW為狀態(tài)字寄存器。D-cache為數(shù)據(jù)存儲(chǔ)器，I-cache為指令存儲(chǔ)器，PC為程序計(jì)數(shù)器（具有加1功能），IR為指令寄存器。單線箭頭信號(hào)均為微操作控制信號(hào)（電位或脈沖），如LR0表示讀出R0寄存器，SR0表示寫入R0寄存器。

機(jī)器指令“STOR1,(R2)”實(shí)現(xiàn)的功能是：將寄存器R1中的數(shù)據(jù)寫入到以（R2）為地址的數(shù)存單元中。請(qǐng)畫出該存數(shù)指令周期流程圖，并在CPU周期框外寫出所需的微操作控制信號(hào)。（一個(gè)CPU周期含T1～T4四個(gè)時(shí)鐘信號(hào)，寄存器打入信號(hào)必須注明時(shí)鐘序號(hào)）27某計(jì)算機(jī)的存儲(chǔ)系統(tǒng)由cache、主存和磁盤構(gòu)成。cache的訪問時(shí)間為15ns；如果被訪問的單元在主存中但不在cache中，需要用60ns的時(shí)間將其裝入cache，然后再進(jìn)行訪問；如果被訪問的單元不在主存中，則需要10ms的時(shí)間將其從磁盤中讀入主存，然后再裝入cache中并開始訪問。若cache的命中率為90%，主存的命中率為60%，求該系統(tǒng)中訪問一個(gè)字的平均時(shí)間。解：ta=90%tc+10%*60%(tm+tc)+10%*40%（tk+tm+tc）(m表示未命中時(shí)的主存訪問時(shí)間；c表示命中時(shí)的cache訪問時(shí)間；k表示訪問外存時(shí)間)28圖1所示為雙總線結(jié)構(gòu)機(jī)器的數(shù)據(jù)通路，IR為指令寄存器，PC為程序計(jì)數(shù)器（具有自增功能），DM為數(shù)據(jù)存儲(chǔ)器（受信號(hào)控制），AR為地址寄存器，DR為數(shù)據(jù)緩沖寄存器，ALU由加、減控制信號(hào)決定完成何種操作，控制信號(hào)G控制的是一個(gè)門電路。另外，線上標(biāo)注有小圈表示有控制信號(hào)，例中yi表示y寄存器的輸入控制信號(hào)，R1o為寄存器R1的輸出控制信號(hào)，未標(biāo)字符的線為直通線，不受控制。旁路器可視為三態(tài)門傳送通路。①“SUBR3，R0”指令完成的功能操作，畫出其指令周期流程圖，并列出相應(yīng)的微操作控制信號(hào)序列，假設(shè)該指令的地址已放入PC中。②若將“取指周期”縮短為一個(gè)CPU周期，請(qǐng)?jiān)趫D上先畫出改進(jìn)的數(shù)據(jù)通路，然后在畫出指令周期流程圖。此時(shí)SUB指令的指令周期是幾個(gè)CPU周期?與第①種情況相比，減法指令速度提高幾倍？PC→ARM→DRR2→YDR→PC→ARM→DRR2→YDR→IRR0→XR0+R2→R0取指執(zhí)行PCo,GR/W=1R2o,GDRo,GR0o,G+，G31某加法器進(jìn)位鏈小組信號(hào)為C4C3C2C1，低位來(lái)的進(jìn)位信號(hào)為C0，請(qǐng)分別按下述兩種方式寫出C4C3C2C1的邏輯表達(dá)式：

①

串行進(jìn)位方式②

并行進(jìn)位方式解：（1）串行進(jìn)位方式：C1=G1+P1C0其中：G1=A1B1，P1=A1⊕B1C2=G2+P2C1G2=A2B2，P2=A2⊕B2C3=G3+P3C2G3=A3B3,P3=A3⊕B3C4=G4+P4C3G4=A4B4,P4=A4⊕B4(2)并行進(jìn)位方式：C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0其中G1—G4，P1—P4表達(dá)式與串行進(jìn)位方式相同。36設(shè)兩個(gè)浮點(diǎn)數(shù)N1=2j1×S1,N2=2j2×S2，其中階碼3位（移碼），尾數(shù)4位，數(shù)符1位。設(shè)：

j1=(-10)2,S1=(+0.1001)2

j2=(+10)2,S2=(+0.1011)2

求：N1×N2，寫出運(yùn)算步驟及結(jié)果，積的尾數(shù)占4位，按原碼陣列乘法器計(jì)算步驟求尾數(shù)之積。解：因?yàn)閄+Y=2Ex×（Sx+Sy）（Ex=Ey），所以求X+Y要經(jīng)過(guò)對(duì)階、尾數(shù)求和及規(guī)格化等步驟。對(duì)階：△J=Ex－EY=（-10）2－（+10）2=（-100）2所以Ex<EY，則Sx右移4位，Ex+(100)2=(10)2=EY。SX右移四位后SX=0.00001001，經(jīng)過(guò)舍入后SX=0001，經(jīng)過(guò)對(duì)階、舍入后，X=2（10）2×（0.0001）2尾數(shù)求和：SX+SY0001（SX）+0.1011（SY）0.1100(SX+SY)結(jié)果為規(guī)格化數(shù)。所以：X+Y=2（10）2×（SX+SY）=2（10）2（0.1100）2=（11.00）249刷新存儲(chǔ)器（簡(jiǎn)稱刷存）的重要性能指標(biāo)是它的帶寬。實(shí)際工作中，顯示適配器的幾個(gè)功能部分要爭(zhēng)取刷存的帶寬。假設(shè)總帶寬50％用于刷新屏幕，保留50％帶寬用于其他非刷新功能。

(1)若顯示工作方式采用分辨率為1024×768，顏色深度為3Byte，刷新頻率為72Hz，計(jì)算刷存總帶寬應(yīng)為多少？

(2)為達(dá)到這樣高的刷存帶寬，應(yīng)采取何種技術(shù)措施？解：(1)因?yàn)樗⑿滤鑾挘椒直媛省撩總€(gè)像素點(diǎn)顏色深度×刷新速率所以1024×768×3B×72/S=165888KB/S=162MB/S刷新總帶寬應(yīng)為162MB/S×100/50=324MB/S(2)為達(dá)到這樣高的刷存帶寬，可采取如下技術(shù)措施：使用高速DRAM芯片組成刷存刷存采用多體交叉結(jié)構(gòu)刷存至顯示控制器的內(nèi)部總線寬度由３２位提高到６４位，甚至１２８位刷存采用雙端口存儲(chǔ)器，將刷新端口與更新端口分開。50一盤組共11片，記錄面為20面，每面上外道直徑為14英寸，內(nèi)道直徑為10英寸，分203道。數(shù)據(jù)傳輸綠為983040B/S，磁盤轉(zhuǎn)速為3600轉(zhuǎn)/分。假定每個(gè)記錄塊記錄1024B，且系統(tǒng)可掛多達(dá)16臺(tái)這樣的磁盤，請(qǐng)給出適當(dāng)?shù)拇疟P地址格式，并計(jì)算盤組總的存儲(chǔ)容量。解：設(shè)數(shù)據(jù)傳輸率為C,每一磁道的容量為N,磁盤轉(zhuǎn)速為r,則根據(jù)公式C=N·r,可求得：N=C/r=983040÷(3600/60)=16384(字節(jié))扇區(qū)數(shù)=16384÷1024=16故表示磁盤地址格式的所有參數(shù)為：臺(tái)數(shù)16，記錄面20，磁道數(shù)203道，扇區(qū)數(shù)16，由此可得磁盤地址格式為：