嵌入式接口與應(yīng)用技術(shù)

嵌入式接口與應(yīng)用技術(shù)第一頁，共六十三頁，編輯于2023年，星期日嵌入式系統(tǒng)的軟/硬件框架第二頁，共六十三頁，編輯于2023年，星期日馮·諾依曼體系結(jié)構(gòu)和哈佛體系結(jié)構(gòu)CISC與RISCIP核流水線存儲(chǔ)器系統(tǒng)嵌入式系統(tǒng)硬件基礎(chǔ)第三頁，共六十三頁，編輯于2023年，星期日馮·諾依曼體系結(jié)構(gòu)模型指令寄存器控制器數(shù)據(jù)通道輸入輸出中央處理器存儲(chǔ)器程序指令0指令1指令2指令3指令4數(shù)據(jù)數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)2第四頁，共六十三頁，編輯于2023年，星期日哈佛體系結(jié)構(gòu)指令寄存器控制器數(shù)據(jù)通道輸入輸出中央處理器程序存儲(chǔ)器指令0指令1指令2數(shù)據(jù)存儲(chǔ)器數(shù)據(jù)0數(shù)據(jù)1數(shù)據(jù)2地址指令地址數(shù)據(jù)第五頁，共六十三頁，編輯于2023年，星期日ARM簡(jiǎn)介

ARM（AdvancedRISCMachines）系列微處理器，采用的ARM技術(shù)知識(shí)產(chǎn)權(quán)（IP）核都是由ARM公司提供的。

ARM公司本身不生產(chǎn)芯片，轉(zhuǎn)讓設(shè)計(jì)許可，由合作公司生產(chǎn)各具特色的芯片。

ARM32位體系結(jié)構(gòu)目前被公認(rèn)為是嵌入式應(yīng)用領(lǐng)域領(lǐng)先的32位嵌入式RISC微處理器結(jié)構(gòu)。從版本1到版本6，ARM體系的指令集功能不斷擴(kuò)大。

第六頁，共六十三頁，編輯于2023年，星期日ARMLtd成立于1990年11月前身為Acorn計(jì)算機(jī)公司AdvanceRISCMachine(ARM)主要設(shè)計(jì)ARM系列RISC處理器內(nèi)核授權(quán)ARM內(nèi)核給生產(chǎn)和銷售半導(dǎo)體的合作伙伴ARM公司不生產(chǎn)芯片IP(IntelligenceProperty)另外也提供基于ARM架構(gòu)的開發(fā)設(shè)計(jì)技術(shù)軟件工具,評(píng)估板,調(diào)試工具,應(yīng)用軟件,總線架構(gòu),外圍設(shè)備單元，等等第七頁，共六十三頁，編輯于2023年，星期日ARM處理器系列ARM7系列ARM9系列ARM9E系列ARM10E系列SecurCore系列Inter的XscaleInter的StrongARM第八頁，共六十三頁，編輯于2023年，星期日1.4命名的含義標(biāo)志含義說明T支持Thumb指令集Thumb指令集版本1：ARMv4TThumb指令集版本2：ARMv5TThumb-2：ARMv6TD片上調(diào)試M支持長(zhǎng)乘法32位乘32位得到64位，32位的乘加得到64位IEmbeddedICEEDSP指令增加了DSP算法處理器指令：16位乘加指令，飽和的帶符號(hào)數(shù)的加減法，雙字?jǐn)?shù)據(jù)操作，cache預(yù)取指令JJava加速器Jazelle提高java代碼的運(yùn)行速度S可綜合提供VHDL或Verilog語言設(shè)計(jì)文件第九頁，共六十三頁，編輯于2023年，星期日ARM授權(quán)費(fèi)IPARM創(chuàng)造和設(shè)計(jì)IPPartner產(chǎn)品，例如：芯片Partner把ARMIP和其他IP集成進(jìn)產(chǎn)品OEMCustomer版權(quán)費(fèi)單價(jià)OEM用來自ARMPartner的芯片設(shè)計(jì)制造最終用戶產(chǎn)品業(yè)務(wù)拓展/市場(chǎng)格局ARM的業(yè)務(wù)模型第十頁，共六十三頁，編輯于2023年，星期日ARM處理器結(jié)構(gòu)從一下四個(gè)方面介紹：ARM和Thumb狀態(tài)RISC技術(shù)流水線技術(shù)超標(biāo)量執(zhí)行第十一頁，共六十三頁，編輯于2023年，星期日ARM和Thumb狀態(tài)

V4版以后有：32位ARM指令集16位Thumb指令集，功能是ARM指令集的功能子集。ARM7TDMI核以后，T變種的ARM微處理器有兩種工作狀態(tài)：ARM狀態(tài)Thumb狀態(tài)。第十二頁，共六十三頁，編輯于2023年，星期日ARM與Thumb狀態(tài)轉(zhuǎn)換

在程序的執(zhí)行過程中，微處理器可以隨時(shí)在兩種工作狀態(tài)之間切換，并且該轉(zhuǎn)變不影響處理器的工作模式和相應(yīng)寄存器中的內(nèi)容。進(jìn)入Thumb狀態(tài)：當(dāng)操作數(shù)寄存器的狀態(tài)位（位[0]）為1時(shí)，執(zhí)行BX指令。

進(jìn)入ARM狀態(tài)：當(dāng)操作數(shù)寄存器的狀態(tài)位（位[0]）為0時(shí)，執(zhí)行BX指令。第十三頁，共六十三頁，編輯于2023年，星期日CISC和RISCCISC：復(fù)雜指令集（ComplexInstructionSetComputer）具有大量的指令和尋址方式8/2原則：80%的程序只使用20%的指令大多數(shù)程序只使用少量的指令就能夠運(yùn)行。RISC：精簡(jiǎn)指令集（ReducedInstructionSetComputer)在通道中只包含最有用的指令確保數(shù)據(jù)通道快速執(zhí)行每一條指令使CPU硬件結(jié)構(gòu)設(shè)計(jì)變得更為簡(jiǎn)單

第十四頁，共六十三頁，編輯于2023年，星期日知識(shí)產(chǎn)權(quán)核(IP核,intellectualproperty)識(shí)產(chǎn)權(quán)知識(shí)產(chǎn)權(quán)(IP)電路或核是設(shè)計(jì)好并經(jīng)過驗(yàn)證的集成電路功能單元IP復(fù)用意味著設(shè)計(jì)代價(jià)降低（時(shí)間，價(jià)格）IP核的類別:微處理器微處理器:ARM,PowerPC;存儲(chǔ)器存儲(chǔ)器:RAM,memorycontroller;外設(shè):PCI,DMAcontroller;多媒體處理:MPEG/JPEG;encoder/decoder;數(shù)字信號(hào)處理器(DSP)通信:Ethernetcontroller,router,第十五頁，共六十三頁，編輯于2023年，星期日IP核的種類SoftCores(“code”)（軟核）HDL語言描述靈活度高，可修改與工藝獨(dú)立，可根據(jù)具體的加工工藝重新綜合；IP很難保護(hù)Firmcores(“code+structure”)(固核）邏輯綜合后的描述與工藝相關(guān)Hardcores(“physical”)(硬核）物理綜合后的描述準(zhǔn)備流片包含工藝相關(guān)的布局和時(shí)序信息IP很容易保護(hù)多數(shù)的處理器和存儲(chǔ)器第十六頁，共六十三頁，編輯于2023年，星期日IP核的商業(yè)模型三種模式一、計(jì)者提供設(shè)計(jì)和工具的許可證DSPGroup(PineandOakCores),3Soft,ARM提供包括HDL在內(nèi)的模擬模型，工具或仿真器使用者負(fù)責(zé)設(shè)計(jì)制造二、核廠商設(shè)計(jì)并制造集成電路芯片TI,Motorola,LucentVLSI,SSI,Cirrus,Adaptec三、核廠商賣核,負(fù)責(zé)為客戶設(shè)計(jì)并制造芯片LSIlogic,TI,Lucent第十七頁，共六十三頁，編輯于2023年，星期日IP核的市場(chǎng)構(gòu)成74%為硬件設(shè)計(jì)廠商.26%將購(gòu)買IP核:40%hard,68%soft,32%firm第十八頁，共六十三頁，編輯于2023年，星期日ARM的IP核固化宏單元（硬核）ARM920TARM7TDMIARM720TARM1022E可綜合內(nèi)核（軟核）ARM926EJ-SARM7TDMI-SARM1026EJ-S測(cè)試芯片ARM10200E第十九頁，共六十三頁，編輯于2023年，星期日流水線技術(shù)流水線技術(shù)：幾個(gè)指令可以并行執(zhí)行提高了CPU的運(yùn)行效率內(nèi)部信息流要求通暢流動(dòng)譯碼取指執(zhí)行add譯碼取指執(zhí)行sub譯碼取指執(zhí)行cmp時(shí)間AddSubCmp第二十頁，共六十三頁，編輯于2023年，星期日指令流水線—以ARM為例為增加處理器指令流的速度，ARM7系列使用3級(jí)流水線.允許多個(gè)操作同時(shí)處理，比逐條指令執(zhí)行要快。

PC指向正被取指的指令，而非正在執(zhí)行的指令FetchDecodeExecute從存儲(chǔ)器中讀取指令解碼指令寄存器讀（從寄存器Bank）移位及ALU操作寄存器寫（到寄存器Bank）PC PCPC-4 PC-2PC-8 PC-4ARM Thumb第二十一頁，共六十三頁，編輯于2023年，星期日最佳流水線該例中用6個(gè)時(shí)鐘周期執(zhí)行了6條指令所有的操作都在寄存器中（單周期執(zhí)行）指令周期數(shù)(CPI)=1

操作周期

1 2 3 4 56

ADD

SUB

MOV

AND

ORR

EOR

CMP

RSBFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDecodeExecuteFetchDecodeFetchFetch第二十二頁，共六十三頁，編輯于2023年，星期日

LDR流水線舉例該例中，用6周期執(zhí)行了4條指令指令周期數(shù)(CPI)=1.5周期

操作

1 2 3 4 5 6

ADD

SUB

LDR

MOV

AND

ORRFetchDecodeExecuteFetchDecodeExecuteFetchDecodeExecuteDataWritebackFetchDecodeExecuteFetchDecodeFetch第二十三頁，共六十三頁，編輯于2023年，星期日分支流水線舉例流水線被阻斷注意:內(nèi)核運(yùn)行在ARM狀態(tài)周期

12345

0x8000BL0x8004X0x8008XX0x8FECADD0x8FF0SUB0x8FF4MOV地址

操作FetchDecodeExecuteFetchDecodeExecuteFetchDecodeFetchFetchDecodeExecuteLinkretAdjustFetchDecodeFetch第二十四頁，共六十三頁，編輯于2023年，星期日流水線技術(shù)Ⅲ2．ARM的流水線設(shè)計(jì)問題

（1）縮短程序執(zhí)行時(shí)間:提高時(shí)鐘頻率fclk減少每條指令的平均時(shí)鐘周期數(shù)CPI（2）解決流水線相關(guān):結(jié)構(gòu)相關(guān)

數(shù)據(jù)相關(guān)

控制相關(guān)

第二十五頁，共六十三頁，編輯于2023年，星期日2.4存儲(chǔ)系統(tǒng)機(jī)制第二十六頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)器的分類ROM（ReadonlyMemory）只讀存儲(chǔ)器RAM（RandomaccessMemory）隨機(jī)存取存儲(chǔ)器PROM（programmableROM）可編程只讀存儲(chǔ)器EPROM（ErasableProgrammable）可改寫只讀存儲(chǔ)器SRAM（StaticRAM）DRAM（Dynamic

RAM）SDRAM（SynchronizationDynamic

RAM）第二十七頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)器系統(tǒng)RAM：隨機(jī)存取存儲(chǔ)器，SRAM：靜態(tài)隨機(jī)存儲(chǔ)器，DRAM：動(dòng)態(tài)隨機(jī)存儲(chǔ)器

1）SRAM比DRAM快

2）SRAM比DRAM耗電多

3）DRAM存儲(chǔ)密度比SRAM高得多

4）DRM需要周期性刷新ROM：只讀存儲(chǔ)器FLASH：閃存第二十八頁，共六十三頁，編輯于2023年，星期日SDRAM輸入CE是芯片的輸入信號(hào)。CE=0，使能。R/WAddressData讀操作（1）片選（2）讀/寫（3）地址（4）數(shù)據(jù).第二十九頁，共六十三頁，編輯于2023年，星期日DRAMCE:片選R/W讀寫控制信號(hào)RAS行地址選通，地址高位，CAS列地址選通，地址低位；Address地址DATA數(shù)據(jù)。第三十頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)器的性能大容量、高速度、低價(jià)格是評(píng)價(jià)存儲(chǔ)器性能的三個(gè)主要指標(biāo)，也是存儲(chǔ)體系設(shè)計(jì)的主要目標(biāo)。

容量：Sw＝Wlm。其中W為存儲(chǔ)體的字長(zhǎng)(單位為位或字節(jié))，l為單個(gè)存儲(chǔ)體的字?jǐn)?shù)，m為并行工作的存儲(chǔ)體個(gè)數(shù)。

速度：m個(gè)存儲(chǔ)體并行工作時(shí)，可達(dá)到的最大頻率寬度為Bm＝Wm／TM

。其中TM是連續(xù)起動(dòng)一個(gè)存儲(chǔ)器所必要的時(shí)間間隔，TM＞TA。Bm是連續(xù)提供數(shù)據(jù)的速率。價(jià)格：具有SM位的存儲(chǔ)器，每位價(jià)格表示為c=C／Sm。其中C是總價(jià)格。第三十一頁，共六十三頁，編輯于2023年，星期日

存儲(chǔ)體系的組成單體單字存儲(chǔ)器單體多字存儲(chǔ)器

多體單字交叉存取存儲(chǔ)器多體多字交叉存取存儲(chǔ)器一般把這些能并行讀出多個(gè)CPU字的單體多字和多體單字及多體多字的交叉存取系統(tǒng)，統(tǒng)稱為并行主存系統(tǒng)。

第三十二頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)體系的形式

(a)兩級(jí)存儲(chǔ)器層次結(jié)構(gòu)

(b)三級(jí)存儲(chǔ)器層次結(jié)構(gòu)第三十三頁，共六十三頁，編輯于2023年，星期日

總線結(jié)構(gòu)Ⅰ1.總線協(xié)議

:四周期握手協(xié)議

第三十四頁，共六十三頁，編輯于2023年，星期日

總線結(jié)構(gòu)Ⅱ2.總線讀寫

第三十五頁，共六十三頁，編輯于2023年，星期日

總線結(jié)構(gòu)Ⅲ3．總線的時(shí)序圖第三十六頁，共六十三頁，編輯于2023年，星期日

總線結(jié)構(gòu)Ⅳ4．直接內(nèi)存訪問（DMA）

第三十七頁，共六十三頁，編輯于2023年，星期日總線結(jié)構(gòu)Ⅴ5．系統(tǒng)總線配置

多總線系統(tǒng)第三十八頁，共六十三頁，編輯于2023年，星期日

ARM存儲(chǔ)數(shù)據(jù)類型ARM處理器支持以下六種數(shù)據(jù)類型：

8位有符號(hào)和無符號(hào)字節(jié)。16位有符號(hào)和無符號(hào)半字，以2字節(jié)的邊界對(duì)齊。32位有符號(hào)和無符號(hào)字，以4字節(jié)的邊界對(duì)齊。第三十九頁，共六十三頁，編輯于2023年，星期日

ARM存儲(chǔ)格式大端存儲(chǔ)模式

小端存儲(chǔ)模式（缺?。┑谒氖?，共六十三頁，編輯于2023年，星期日

存儲(chǔ)器接口Ⅰ1.存儲(chǔ)周期的基本類型：空閑周期非順序周期順序周期協(xié)處理器寄存器傳送周期

第四十一頁，共六十三頁，編輯于2023年，星期日

存儲(chǔ)器接口Ⅱ2.ARM的總線接口信號(hào)分成4類(以ARM7TDMI為例說明):時(shí)鐘和時(shí)鐘控制信號(hào)：MCLK、ECLK、nRESET、nWAIT。地址類信號(hào)：A[31..0]、nRW、MAS[1..0]、nOPC、nTRANS、LOCK、TBIT。存儲(chǔ)器請(qǐng)求信號(hào)：nMREQ、SEQ。數(shù)據(jù)時(shí)序信號(hào)：D[31..0]、DIN[31..0]、DOUT[31..0]、ABORT、BL[3..0]。第四十二頁，共六十三頁，編輯于2023年，星期日

存儲(chǔ)器接口Ⅲ3.ARM的總線接口可以實(shí)現(xiàn)4種不同類型的總線周期。第四十三頁，共六十三頁，編輯于2023年，星期日

高速緩沖存儲(chǔ)器Ⅰ1.分類：統(tǒng)一CacheVS

獨(dú)立的數(shù)據(jù)/程序Cache寫通cacheVS

寫回cache讀操作分配cacheVS

寫操作分配cache第四十四頁，共六十三頁，編輯于2023年，星期日高速緩沖存儲(chǔ)器Ⅱ2.工作原理:第四十五頁，共六十三頁，編輯于2023年，星期日高速緩沖存儲(chǔ)器Ⅲ3.地址映像和變換方式:全相聯(lián)地址映像和變換組相聯(lián)地址映像和變換直接映像和變換

第四十六頁，共六十三頁，編輯于2023年，星期日

高速緩沖存儲(chǔ)器Ⅳ4.Cache的替換算法:輪轉(zhuǎn)法隨機(jī)替換算法

第四十七頁，共六十三頁，編輯于2023年，星期日

存儲(chǔ)管理單元MMUⅠ1.在ARM系統(tǒng)中，存儲(chǔ)管理單元MMU主要完成工作：虛擬存儲(chǔ)空間到物理存儲(chǔ)空間的映射。在ARM中采用了頁式虛擬存儲(chǔ)管理。存儲(chǔ)器訪問權(quán)限的控制。

設(shè)置虛擬存儲(chǔ)空間的緩沖的特性。第四十八頁，共六十三頁，編輯于2023年，星期日

存儲(chǔ)管理單元MMUⅡ(1)2.存儲(chǔ)訪問過程使能MMU時(shí)存儲(chǔ)訪問過程：第四十九頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅡ(2)禁止MMU時(shí)存儲(chǔ)訪問過程：

①

先要確定芯片是否支持cache和writebuffer。如果芯片規(guī)定當(dāng)禁止MMU時(shí)禁止cache和writebuffer，則存儲(chǔ)訪問將不考慮C和B控制位。如果芯片規(guī)定當(dāng)禁止MMU時(shí)可以使能cache和writebuffer，則數(shù)據(jù)訪問時(shí)，C=0,B=0；指令讀取時(shí)，如果使用分開的TLB，那么C=1，如果使用統(tǒng)一的TLB，那么C=0。②

存儲(chǔ)訪問不進(jìn)行權(quán)限控制，MMU也不會(huì)產(chǎn)生存儲(chǔ)訪問中止信號(hào)。③

所有的物理地址和虛擬地址相等，即使用平板存儲(chǔ)模式。第五十頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅢ(1)3.MMU中的地址變換過程:通過兩級(jí)頁表實(shí)現(xiàn)。a)一級(jí)頁表中包含有以段為單位的地址變換條目以及指向二級(jí)頁表的指針。一級(jí)頁表是實(shí)現(xiàn)的地址映射粒度較大。以段為單位的地址變換過程只需要一級(jí)頁表。b)二級(jí)頁表中包含有以大頁和小頁為單位的地址變換條目。有一種類型的二級(jí)頁表還包含有以極小頁為單位的地址變換條目。以頁為單位的地址變換過程需要二級(jí)頁表。

第五十一頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅢ(2)一級(jí)頁表的地址變換過程

:第五十二頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅣ(1)4.一級(jí)描述符:

從頁表中得到的相應(yīng)地址變換條目稱為一級(jí)描述符。它定義了與之相應(yīng)的1M存儲(chǔ)空間是如何映射的。一級(jí)描述符的位[1:0]定義了該一級(jí)描述符的類型，共有4種格式的一級(jí)描述符：

第五十三頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅣ(2)1)粗粒度頁表描述符：當(dāng)一級(jí)描述符的位[1..0]為0b01（0b代表二進(jìn)制）時(shí)，該一級(jí)描述符中包含了粗粒度的二級(jí)頁表的物理地址，這種一級(jí)描述符稱為粗粒度頁表描述符。它的格式和各個(gè)字段的含義如下：

第五十四頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅣ(3)由粗粒度頁表描述符獲取二級(jí)描述符的過程：第五十五頁，共六十三頁，編輯于2023年，星期日存儲(chǔ)管理單元MMUⅣ(4)2）段描述符：當(dāng)一級(jí)描述符的位[1:0]為0b10時(shí)，該一級(jí)描述符為段描述符，它的格式和各個(gè)字段