雷達視頻記錄終端的設計與實現(xiàn)

雷達視頻記錄終端的設計與實現(xiàn)

1數(shù)字視頻監(jiān)控系統(tǒng)的優(yōu)勢隨著通信技術的發(fā)展，數(shù)字視頻傳輸技術得到了廣泛應用。傳統(tǒng)的視頻傳輸模式逐漸被淘汰,基于IP的網(wǎng)絡視頻傳輸系統(tǒng)正在成為視頻傳輸?shù)闹髁?。?shù)字化視頻可以在計算機網(wǎng)絡上實時、高保真的傳輸圖像數(shù)據(jù),基本上不受距離限制,信號不易受干擾,且具有較好的保密性,可大幅度提高圖像品質(zhì)和穩(wěn)定性?；谇度胧郊夹g可實現(xiàn)視頻的網(wǎng)絡存儲、傳輸系統(tǒng)具備數(shù)據(jù)存儲、按需檢索、發(fā)送同步回放數(shù)據(jù)等強大功能,直接支持網(wǎng)絡視頻傳輸和管理,同時也具有體積小、功耗低、成本低廉、擴展能力強的特點。因此,數(shù)字化視頻與嵌入式技術在視頻處理系統(tǒng)中的運用已逐漸成為當前研究的熱點之一。22.1視頻視頻壓縮技術常規(guī)的視頻圖像的信息以直角坐標進行分布,按照一定的掃描方式進行組織,圖像信息連續(xù)性強、高頻分量少。常見的處理方法如MPEG-2/4、H.264等視頻編碼標準都是基于頻域變換、劃分的方法,可以較好地實現(xiàn)常規(guī)視頻的壓縮編碼。而雷達視頻是基于極坐標掃描的脈沖型視頻信號,具有高頻分量多、連續(xù)性差、天線周期長(常在2s以上)、區(qū)域分布相關性低的特點?？紤]到壓縮處理后視頻信號的保真度和實時性,常規(guī)的視頻圖像壓縮編碼標準不再適用于雷達視頻的數(shù)字化處理。雷達視頻信號來自于對外界反射的電磁波信息的轉(zhuǎn)換,雷達天線按照周期進行360°旋轉(zhuǎn),同時以一定周期發(fā)射電磁波并接收回波,回波信息與主脈沖信息進行對照顯示就得到了一般的雷達模擬視頻。從雷達設備接收到的信號包括:主脈沖、回波、方位角(增量或全量)、仰角和狀態(tài)碼,可以以每個或多個雷達主脈沖周期內(nèi)的雷達回波信號和同步信號作為雷達數(shù)字視頻的一幀進行處理。這樣獲得的視頻信號是一維的,充分利用空間冗余、視覺冗余和信息冗余進行壓縮處理可獲得比較理想的壓縮效能。經(jīng)過壓縮后的數(shù)據(jù)以雷達的距離觸發(fā)脈沖的全部信息為單位進行記錄和傳輸,稱之為一個獨立的雷達視頻數(shù)據(jù)幀。一個完整的雷達數(shù)據(jù)幀包括:雷達視頻信號、距離觸發(fā)脈沖、方位信息、仰角信息和雷達狀態(tài),其中幀頭部為一個距離觸發(fā)脈沖的開始,重構信息時作為距離零點。壓縮后輸出的雷達視頻數(shù)據(jù)幀如圖1所示。2.2綜合視頻顯示系統(tǒng)壓縮完成后的數(shù)據(jù)幀送往艦載以太網(wǎng)的數(shù)字視頻總線,滿足網(wǎng)絡傳輸、數(shù)據(jù)記錄的需求。艦載數(shù)字視頻總線可接收艦載雷達和電視視頻信息,完成數(shù)字化、編碼壓縮后通過網(wǎng)絡電纜和網(wǎng)絡交換設備向全網(wǎng)用戶發(fā)布;同時也從網(wǎng)絡接收雷達、電視視頻數(shù)據(jù)進行分配和解壓縮處理,形成綜合視頻顯示信息,送給綜合顯示設備進行顯示,實現(xiàn)作戰(zhàn)指揮系統(tǒng)對艦艇環(huán)境的大空域、全頻段雷達視頻、電視視頻的監(jiān)控。本設計的主要功能就是作為雷達視頻記錄和回放的終端接入艦載視頻總線,提供可靠、高效的雷達數(shù)字視頻存儲和向顯示終端提供同步還原的雷達記錄數(shù)據(jù)流。雷達視頻記錄終端與艦載數(shù)字視頻總線系統(tǒng)的連接關系如圖2所示。根據(jù)以上連接關系圖可以得出,雷達數(shù)字化處理設備將雷達信號進行實時的采樣、壓縮、編碼后,以上一小節(jié)所提到輸出格式送往系統(tǒng)網(wǎng)絡。這些視頻數(shù)據(jù)流除了要送往若干部綜合顯控臺進行顯示、判讀之外,還會根據(jù)當時的需求送往雷達視頻記錄終端進行記錄。雷達視頻記錄終端也會根據(jù)需要讀取已記錄的數(shù)據(jù)送往若干臺顯控臺進行回放。2.32.3.1基于cf卡的嵌入式視頻監(jiān)控系統(tǒng)綜合上述幾點原因,考慮使用嵌入式技術實現(xiàn)本方案。首先,小型化的嵌入式設備在低功耗的前提下,更容易在不改動原有整體設計的情況下融入系統(tǒng),實現(xiàn)模塊的透明替換。其次,嵌入式系統(tǒng)具有高集成度、高可靠性且設計靈活的特點,特別是可編程邏輯器件的使用,使得系統(tǒng)的適應性大大增強。最后,嵌入式系統(tǒng)處理能力近年來得到了高速發(fā)展,數(shù)字信號處理的硬件化可取得更高的效率SOPC(SystemOnProgrammableChip)是一種基于大規(guī)模FPGA的單片系統(tǒng),它將處理器、存儲器、I/O接口、LVDS、CDR等系統(tǒng)設計需要的功能模塊集成到一個可編程邏輯器件上,形成一個可編程的片上系統(tǒng)。NiosⅡ嵌入式處理器是FPGA生產(chǎn)商Altera公司推出的軟核CPU,這是一種面向用戶的,可以靈活定制的,通用精簡指令集架構的32bit嵌入式CPU系統(tǒng)的存儲設備選擇為CF(CompactFlash)卡,該技術是由CF協(xié)會(CFA)提出的一種與PC機ATA接口標準兼容的技術。CF卡由兩個基本部分構成:內(nèi)部控制器和閃存模塊。CF卡的閃存模塊基本上都使用NAND型閃存,用于存儲數(shù)據(jù)。內(nèi)部控制器用來實現(xiàn)CF卡與主機的接口以及控制數(shù)據(jù)的傳輸。CF卡支持三種接口模式:PCCardMemory模式、PCCardI/O模式和TrueIDE模式,三種方式相比,在TrueIDE模式下,CF卡與主機通信的信號最少,硬件接口最簡單、軟件易于實現(xiàn),因此本設計選擇采用TrueIDE模式。WIZnet公司的硬件協(xié)議棧芯片W3100A包含了TCP/IP協(xié)議族中的TCP、UDP、ICMP、ARP等協(xié)議和DLC、MAC等以太網(wǎng)協(xié)議,使系統(tǒng)設計者不用關心繁瑣的網(wǎng)絡接入?yún)f(xié)議,為嵌入式設備的網(wǎng)絡接入提供了一種簡單而高效的方式。其網(wǎng)絡傳輸速度為10/100M自適應,完全可以滿足視頻總線系統(tǒng)對接入速率的要求。系統(tǒng)的架構如圖3所示。雙核心的體系結(jié)構提高了系統(tǒng)的性能,但是雙核心的系統(tǒng)也存在兩個核心之間的通信、存儲資源分配等問題,因此合理設計的雙核架構也非常重要。兩個核心在同一塊SDRAM內(nèi)存中運行,由Avalon總線模塊提供仲裁機制實現(xiàn)雙CPU對SDRAM的分時訪問2.3.2視頻記錄設備的硬件設計1基于quartus的處理器設計FPGA的編程分為硬件設計和軟件設計兩部分。硬件設計階段主要借助SOPCBuilder和QuartusⅡ這兩種開發(fā)工具來完成。包括如下幾個步驟(1)使用QuartusⅡ軟件對于Altera沒有提供IP核的系統(tǒng)組成部分(用戶自定義邏輯或者用戶自定義接口)進行設計。(2)使用SOPCBuilder對NIOSⅡ處理器、片上ROM/RAM、DMA控制器以及處理器同外圍設備的連接形式等進行定制,這部分有點類似于PC機系統(tǒng)設計當中的主板設計。(3)使用QuartusⅡ進行硬件整體設計。在這部分需要將上一步驟中生成的元件同用戶自定義邏輯連接起來形成一個整體,此外還要進行FPGA的管腳分配等工作。2模擬加工中的金屬語言編碼為實現(xiàn)復雜的任務調(diào)度,實時處理雷達視頻存儲和回放請求,需要引入嵌入式操作系統(tǒng)。NIOSⅡ軟核處理器可支持若干種嵌入式操作系統(tǒng),常見的有μC/OS-Ⅱ、μCLinux等。其中μC/OS-Ⅱ是由C和匯編語言編寫而成,其中大部分代碼使用C語言編寫,只有少部分與處理器緊密相關的部分使用匯編語言編寫;其代碼完全公開,可移植性強,移植工作量小,在NIOSⅡ中使用μC/OS-Ⅱ只需要做一些配置工作即可3基于cf卡的通信接口設計(1)在文件管理方面,由于系統(tǒng)的視頻數(shù)據(jù)的結(jié)構單一,可以考慮通過DMA控制器直接對CF卡進行最底層的操作,完成對雷達視屏流數(shù)據(jù)的管理、檢索和數(shù)據(jù)讀取。這種選擇需要進行完善的硬件及驅(qū)動程序設計,但是可以提供較高的訪問速度。μC/FS是一種介質(zhì)無關的FAT文件系統(tǒng),使用ANSIC語言實現(xiàn),因此幾乎可用于任何類型的處理器,它兼容FAT16,支持多驅(qū)動器;可以容易的移植到任何一種操作系統(tǒng)中以進行多線程的文件操作。本設計中,CF卡的訪問模式設定為IDE模式,其讀寫操作都是通過內(nèi)部寄存器實現(xiàn)的。CF卡有兩組內(nèi)部寄存器:命令寄存器組和控制寄存器組。命令寄存器組給磁盤寄存器發(fā)送命令并進行數(shù)據(jù)交換,控制寄存器組用來控制磁盤驅(qū)動器。這兩組寄存器通過兩個片選信號引腳進行選擇,結(jié)合具體三位地址線即可實現(xiàn)對各個寄存器的訪問。在讀寫時,IDE接口有兩種工作方式LBA(邏輯塊地址)和CHS(柱面/磁頭/扇區(qū))。這兩種方式由磁頭寄存器的第六位區(qū)分。在LBA方式下,系統(tǒng)隱藏扇區(qū)是不能訪問的,能訪問的扇區(qū)從0柱面、0磁頭、1扇區(qū)開始,在LBA方式下該起始扇區(qū)為第0號扇區(qū)。所有的扇區(qū)依次統(tǒng)一編號。CHS尋址時,直接輸入相應的柱面、磁頭、扇區(qū)數(shù)值就可以了。在LBA訪問方式時,要將所有要訪問的邏輯扇區(qū)值轉(zhuǎn)換成為相應的物理此道、柱面和扇區(qū)號。本設計采用LBA尋址,根據(jù)CF卡規(guī)范,CF卡的驅(qū)動程序流程圖如圖4所示。(2)不同的雷達視頻數(shù)據(jù)源提供的視頻數(shù)據(jù)率是有區(qū)別的,同時雷達視頻回放時也需要按照接收時收到的數(shù)據(jù)速率進行發(fā)送,因此雷達視頻回放時的同步非常重要,需要在回放讀取時根據(jù)時間戳計算相應的延時后,進行發(fā)送。同步回放的流程圖如圖5所示,回放開始的第一幀數(shù)據(jù)在讀取時間戳后立即發(fā)送,讀取下一幀數(shù)據(jù)后在發(fā)送之前讀取時間戳,與當前記錄的上一幀時間戳進行比較,獲取延時數(shù)據(jù)后啟動延時發(fā)送程序并更新時間戳記錄;之后繼續(xù)讀取下一幀數(shù)據(jù),直到獲取中斷消息停止發(fā)送。雙NiosⅡ核心之間通過郵箱內(nèi)核進行數(shù)據(jù)交換,Altera提供了免費的IP核實現(xiàn)該功能,在NiosⅡHAL環(huán)境下提供了對郵箱內(nèi)核的訪問函數(shù):打開、關閉、獲取消息、等待消息、發(fā)送消息。在構建郵箱內(nèi)核組件時,選擇片上的RAM作為消息隊列內(nèi)存,指定消息隊列長度及其在存儲器中的偏移量。如圖6所示,數(shù)據(jù)傳輸方處理器不斷的發(fā)送消息指針直到郵箱內(nèi)核的消息隊列滿時進行等待;數(shù)據(jù)接收方處理器處于等待消息狀態(tài),一有消息就接收進來。在實時操作系統(tǒng)中可單獨建立發(fā)送數(shù)據(jù)和接受數(shù)據(jù)的任務,可獲得很高的單向數(shù)據(jù)傳輸率。3fpga控制器的配置本設計的測試實現(xiàn)基于NIOSⅡ的開發(fā)板EP1C20,板載一片CycloneEP1C20F400C7芯片,8MB閃存空間,1MB靜態(tài)RAM及16MB的SDRAM,提供用于以太網(wǎng)連接的RJ-45接口以及標準CF卡插槽,除此之外,還有豐富的串口資源以及可自定義的接口。首先進行硬件配置,在SOPCBuilder中添加需要的IP模塊,包括處理器、內(nèi)存控制器、片內(nèi)/外存儲器、PIO端口以及鎖相環(huán)(PLL),然后分配基地址和各中斷請求的優(yōu)先級、定制處理器啟動地址。之后即生成NIOSⅡ系統(tǒng),再通過更改QSF文件進行FPGA的管腳分配。接下來編譯自定義的頂層調(diào)用NIOSⅡ系統(tǒng),完成后可把獲得的SOF文件下載到FPGA中,硬件配置就完成了接下來調(diào)試嵌入式操作系統(tǒng)μC/OS-Ⅱ,Altera公司的FPGA開發(fā)平臺QuartusⅡ已經(jīng)做好了移植工作,因此只需要在定制系統(tǒng)結(jié)構的時候進行一些配置工作即可。在NIOSⅡIDE環(huán)境中選擇“MicroC/OS-ⅡTutorial”模板新建一個C/C++應用程序,在RTOS的下拉列表中選擇“MicroC/OS-Ⅱ”,然后設置輸入輸出方式以及時間戳之后,再配置μC/OS-Ⅱ的任務數(shù)以及優(yōu)先級,即可生成相應的工程,直接對生成的范例文件進行修改,添加主程序、CF卡讀寫程序、W3100控制程序。經(jīng)測試,當軟核處理器運行于50MHz的主頻下時,本地文件寫入CF卡的速率可以達到6.6MB/s。系統(tǒng)的功能完成后,將平臺所在的開發(fā)板通過以太網(wǎng)交換機接入艦載數(shù)字視頻總線平臺,數(shù)據(jù)源來自雷達視頻壓縮板事先錄制完成的雷達視頻,數(shù)據(jù)流峰值在3Mb/s以內(nèi),平均值在1.2Mb/s以內(nèi)。測試過程中,開發(fā)板工作正常,通過在PC上對CF卡的數(shù)據(jù)進行驗證,說明系