集成電路基礎(chǔ)工藝和版圖設(shè)計測試試卷

集成電路基礎(chǔ)工藝和版圖設(shè)計測試試卷（考試時間：60分鐘，總分100分）姓名得分題型填空題選擇題簡單題分析題分值30451510第一部分、填空題（共30分。每空2分）NMOS是利用電子來傳輸電信號的金屬半導(dǎo)體；PMOS是利用空穴來傳輸電信號的金屬半導(dǎo)體。集成電路即“IC”，俗稱芯片，按功能不同可分為數(shù)字集成電路和模擬集成電路，按導(dǎo)電類型不同可分為雙極型集成電路和單極型集成電路，前者頻率特性好，但功耗較大，而且制作工藝復(fù)雜，不利于大規(guī)模集成；后者工作速度低，但是輸入阻抗高、功耗小、制作工藝簡單、易于大規(guī)模集成。金屬(metal)—氧化物(oxid)—半導(dǎo)體(semiconductor)場效應(yīng)晶體管即MOS管，是一個四端有源器件，其四端分別是柵極、源極、漏極、背柵。集成電路設(shè)計分為全定制設(shè)計方法和半定制設(shè)計方法，其中全定制設(shè)計方法又分為基于門陣列和標準單元的設(shè)計方法，芯片利用率最低的是基于門陣列的設(shè)計方法。第二部分、不定項選擇題（共45分。每題3分，多選，錯選不得分，少選得1分）1、在CMOS集成電路中，以下屬于常用電容類型的有（ABCD）A、MOS電容B、雙層多晶硅電容C、金屬多晶硅電容D、金屬—金屬電容2、在CMOS集成電路中，以下屬于常用電阻類型的有（ABCD）A、源漏擴散電阻B、阱擴散電阻C、溝道電阻D、多晶硅電阻3、以下屬于無源器件的是（CD）A、MOS晶體管B、BJT晶體管C、POLY電阻D、MIM電容4、與芯片成本相關(guān)的是（ABC）A、晶圓上功能完好的芯片數(shù)B、晶圓成本C、芯片的成品率D、以上都不是5、通孔的作用是（AB）A、連接相鄰的不同金屬層B、使跳線成為可能C、連接第一層金屬和有源區(qū)D、連接第一層金屬和襯底6、IC版圖的可靠性設(shè)計主要體現(xiàn)在（ABC）等方面，避免器件出現(xiàn)毀滅性失效而影響良率。A、天線效應(yīng)B、閂鎖（Latchup）C、ESD(靜電泄放)保護D、工藝角（processcorner）分析7、減小晶體管尺寸可以有效提高數(shù)字集成電路的性能，其原因是（AB）A、寄生電容減小，增加開關(guān)速度B、門延時和功耗乘積減小C、高階物理效應(yīng)減少D、門翻轉(zhuǎn)電流減小8、一般在版圖設(shè)計中可能要對電源線等非常寬的金屬線進行寬金屬開槽，主要是抑制熱效應(yīng)對芯片的損害。下面哪些做法符合寬金屬開槽的基本規(guī)則？（ABCD）A、開槽的拐角處呈45度角，減輕大電流密度導(dǎo)致的壓力B、把很寬的金屬線分成幾個寬度小于規(guī)則最小寬度的金屬線C、開槽的放置應(yīng)該總是與電流的方向一致D、在拐角、T型結(jié)構(gòu)和電源PAD區(qū)域開槽之前要分析電流流向9、以下版圖的圖層中與工藝制造中出現(xiàn)的外延層可能直接相接觸的是（AB）。A、AA（activearea）B、NW（N-Well）C、POLYD、METAL110、以下內(nèi)容哪些被包含在設(shè)計規(guī)則檢查中？（ABD）A、寬度規(guī)則B、間距規(guī)則C、時序約束D、交疊規(guī)則11、屬于PAD單元組成部分的是（ABC）。A、ESD保護結(jié)構(gòu)B、綁定金屬線所需的可靠連接區(qū)域C、與PAD功能相關(guān)的邏輯電路，如輸入/輸出緩沖D、片上存儲單元12、實際的MOS晶體管存在一些二階效應(yīng)，以下屬于二階效應(yīng)的是（ABCD）。A、閾值變化（受溝道長度影響，受源漏電壓影響等）B、熱載流子效應(yīng)C、體效應(yīng)D、溝道長度調(diào)制效應(yīng)13、模擬差分對由于不匹配會存在一定的輸入失調(diào)（offset），這主要由于（AB）的原因。A、晶體管閾值電壓存在偏差B、晶體管的形狀在制造上存在隨機偏差C、版圖設(shè)計者的失誤D、制造過程中柵氧局部擊穿14、常見的CMOS工藝中，MOS晶體管的柵極采用多晶硅作為電極材料，下面關(guān)于多晶硅的表述正確的是（ABC）A、多晶硅能承受源/漏參雜和退火時所需的高溫B、摻磷的多晶硅能夠固定離子污染物C、使用多晶硅可以更好的控制MOS晶體管的門限電壓D、可多用來制作PN結(jié)15、以下哪些做法有利于提高MOS晶體管的匹配度（AD）。A、采用相同的幾何形狀，擺放緊湊B、采用比較小的有源區(qū)C、采用較大的過驅(qū)動電壓來保持電壓匹配D、盡量將晶體管采用共質(zhì)心版圖第三部分、簡答題（共15分。每題5分）根據(jù)你的理解，請用1~5標出IC設(shè)計流程的先后順序系統(tǒng)設(shè)計（1）版圖設(shè)計（4）邏輯設(shè)計（2）版圖后仿真（5）電路設(shè)計（3）如果一條給定CMOS的工藝線有如下的層次,請按各層次在工藝制造過程中的先后順序排列他們。POLY1N_WELLDIFFN+(NPLUS)PADP+(PPLUS)METAL1CONTACT(CONT)VIAMETAL2順序：N_WELL—DIFF—POLY1—N+(NPLUS)或P+(PPLUS)—CONTACT(CONT)—METAL1—VIA—METAL2—PAD請解釋如下designrule語句的含義。MinimumDIFFUSIONwidthforinterconnect0.5um解釋：用于連線的DIFFUSION層的最小寬度為0.5um.MinimumN_WELLtoP+DIFFUSIONspacing1.0um解釋：N_WELL層到P+DIFFUSION層的最小間距為1.0um.第四部分、