計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告-3

圖4.所示。（1）Si=Ai⊕Bi⊕CiCi+1=AiBi+BiCi+CiAi按此表達(dá)式組成的FA如圖2.1所示，進(jìn)位鏈采用一個(gè)或門。該原理圖為一位全加器，其中結(jié)果Si由三個(gè)輸入信號(hào)Ai、Bi、Ci異或得到，信號(hào)Ci+1為進(jìn)位。圖4.1一位加法器原理圖圖STYLEREF1\s4.2硬件原理圖寄存器的設(shè)計(jì)與實(shí)現(xiàn)寄存器是由VHDL語(yǔ)言所寫的程序生成，如下所示，其中包括八位輸入和八位輸出以及一位控制信號(hào)LDA。4.1.3總體原理圖采用八個(gè)全加器，兩個(gè)數(shù)的每一相同位對(duì)應(yīng)一個(gè)全加器，每個(gè)全加器有一個(gè)結(jié)果輸出和進(jìn)位。采用兩個(gè)寄存器分別寄存數(shù)A和B。其中做加法時(shí)M=0，當(dāng)做減法時(shí)，置M=1，B的每一位與M異或同時(shí)再加上M即加上1，得到（-B）的補(bǔ)碼，利用補(bǔ)碼將減法轉(zhuǎn)換為加法運(yùn)算，從而節(jié)省電路。原理圖如下所示：總體結(jié)構(gòu)原理圖實(shí)驗(yàn)過(guò)程與調(diào)試仿真XXX做加法將M置為0，高電平為1，低電平為0，置LDA、LDB為1，分別為A和B賦值主要故障與調(diào)試故障1：由VHDL語(yǔ)言所編寫的八進(jìn)八出寄存器程序始終無(wú)法編譯成功。分析：由于我們對(duì)VHDL語(yǔ)言幾乎是一竅不通，因此當(dāng)編譯出錯(cuò)時(shí)對(duì)出錯(cuò)原因毫無(wú)頭緒，只得去翻書，然后一點(diǎn)一點(diǎn)去試，就這樣不斷出錯(cuò)不斷修改，最后發(fā)現(xiàn)我們沒(méi)有把八進(jìn)八出的引腳一一對(duì)應(yīng)，當(dāng)我們以為這次肯定沒(méi)問(wèn)題時(shí)，發(fā)現(xiàn)還是出現(xiàn)了錯(cuò)誤，當(dāng)時(shí)我們差點(diǎn)崩潰，于是又去仔細(xì)的檢查一遍，才發(fā)現(xiàn)我們?cè)趖hen語(yǔ)句后面多加了一副括號(hào)，去掉括號(hào)后才終于編譯成功。故障2：在我們?cè)贓DA試驗(yàn)箱上連好線后準(zhǔn)備測(cè)試時(shí)發(fā)現(xiàn)輸出端沒(méi)顯示。分析：原理圖通過(guò)了編譯，應(yīng)該不是原理圖的問(wèn)題。問(wèn)題應(yīng)該出在連線上，鎖定該范圍后我們就開(kāi)始檢查引腳，對(duì)每個(gè)引腳進(jìn)行一一核對(duì)檢查，發(fā)現(xiàn)也沒(méi)問(wèn)題。于是我們進(jìn)一步縮小范圍，檢查是否是有些線接觸不良，果然當(dāng)我們換掉5v電壓接口的那根線后輸出端有顯示了，測(cè)試成功了。實(shí)驗(yàn)流程圖1.2012年12月29日，課題講解，布置任務(wù)；2.2012年12月30日到2013年1月4日，查閱資料，分析、討論與設(shè)計(jì)；3.2013年1月5日到8日，進(jìn)行各子模塊的設(shè)計(jì)，并進(jìn)行調(diào)試；4.2013年1月9日到10日完成各模塊聯(lián)調(diào)，進(jìn)行測(cè)試；5.2013年1月11日，成果驗(yàn)收，進(jìn)行答辯。設(shè)計(jì)總結(jié)與心得課設(shè)總結(jié)基于對(duì)象的存儲(chǔ)是為了克服當(dāng)前基于塊的存儲(chǔ)存在的諸多難題，在存儲(chǔ)接口和結(jié)構(gòu)層次的重要發(fā)展。可以根據(jù)應(yīng)用負(fù)載選擇優(yōu)化的存儲(chǔ)策略。作了如下幾點(diǎn)工作：在此次課程設(shè)計(jì)中我們?cè)O(shè)計(jì)了了一個(gè)硬件加減法器。實(shí)現(xiàn)了用8位行波進(jìn)行8位二進(jìn)制數(shù)的加減運(yùn)算。完成了全加器的設(shè)計(jì)，用VHDL語(yǔ)言編寫一個(gè)八進(jìn)八出的寄存器，原理圖的連線，用8位行波進(jìn)行8位二進(jìn)制數(shù)的加減運(yùn)算得測(cè)試。課設(shè)心得在這一次課外實(shí)踐中，我覺(jué)得自己收獲不少。實(shí)踐過(guò)程中，我遇到了不少問(wèn)題，但是通過(guò)對(duì)課本的理解和在網(wǎng)上資料的查找，以及不懈的努力，鍛煉了我動(dòng)手實(shí)驗(yàn)和獨(dú)立思考的能力。這次實(shí)踐使自己的課本知識(shí)可以通過(guò)實(shí)驗(yàn)進(jìn)行深一步認(rèn)識(shí)，使得理論與實(shí)際相結(jié)合，加深自己對(duì)課本的理解，同時(shí)也鍛煉了自己的分析理解能力。其次，我因此認(rèn)識(shí)了EDA平臺(tái)，對(duì)QuartusⅡ軟件的使用也有了一個(gè)學(xué)習(xí)的過(guò)程，我學(xué)會(huì)了如何使用QuartusⅡ來(lái)制作邏輯電路圖，實(shí)現(xiàn)邏輯電路的仿真，并對(duì)邏輯電路進(jìn)行時(shí)序分析。然而，由于時(shí)間的關(guān)系，這次實(shí)踐肯定也有一些不足的地方。但是，最起碼我做了一些成果出來(lái)，我體驗(yàn)到了這次實(shí)踐的過(guò)程。相信以后我會(huì)以更加積極的態(tài)度去對(duì)待學(xué)習(xí)，認(rèn)真對(duì)待每一個(gè)實(shí)驗(yàn)，珍惜每一分每一秒，學(xué)到最多的知識(shí)和方法，鍛煉自己的能力，這個(gè)是我在實(shí)驗(yàn)上學(xué)到的最重要的東西，也使以后都將受益匪淺。參考文獻(xiàn)秦磊華，王小蘭.計(jì)算機(jī)組成原理實(shí)驗(yàn)指導(dǎo)及課程設(shè)計(jì)指導(dǎo)書(基于EDA平臺(tái)).武漢：華中科技大學(xué)出版社，2010年.秦磊華，吳非，莫正坤.計(jì)算機(jī)組成原理.北京：清華大學(xué)出版社，2011年.DAVIDA.PATTERSON(美).計(jì)算機(jī)組成與設(shè)計(jì)硬件/軟件接口(原書第3版).北京：機(jī)械工業(yè)出版社.2007年.袁春風(fēng)編著.計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu).北京：清華大學(xué)出版社，2011年.張志剛，F(xiàn)PGA與SOPC設(shè)計(jì)教程-DE2實(shí)踐.西安：電子科技大學(xué)出版社，2007余孟嘗.數(shù)字電子技術(shù)基礎(chǔ)簡(jiǎn)明教程（第三版）.北京：高等教育出版社，2006年.白中英.計(jì)算機(jī)組成原理.北京：科學(xué)出版社，2008.計(jì)算機(jī)組成原理課程設(shè)計(jì)成績(jī)?cè)u(píng)定表1、課程設(shè)計(jì)答辯或質(zhì)疑記錄1）一位全加器FA的內(nèi)部由哪些邏輯門構(gòu)成？答：由2個(gè)異或門，3個(gè)與門和1個(gè)或門構(gòu)成。2）行波進(jìn)位加減法器中利用什么控制加法或減法？答：由一根方式控制輸入線M控制，當(dāng)M=0是做加法，當(dāng)M=1時(shí)做減法。3）VHDL語(yǔ)言是什么語(yǔ)言？答：VHDL的英文全名是Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage，是一款標(biāo)準(zhǔn)硬件描述語(yǔ)言。2、答辯情況a）未能完全理解題目，答辯情況較差□c）理解題目較清楚，問(wèn)題回答基本正確□b）部分理解題目，答辯情況較差□d）理解題目透徹，問(wèn)題回答流利□3、課程設(shè)計(jì)報(bào)告a）內(nèi)容：不完整□完整□詳細(xì)□b）方案設(shè)計(jì)：較差□合理□非常合理□c）實(shí)現(xiàn)：未實(shí)現(xiàn)□部分實(shí)現(xiàn)□全部實(shí)現(xiàn)□d）文檔格式：不規(guī)范□基本規(guī)范□規(guī)范□考勤成績(jī)：，占總成績(jī)比例10%答辯成績(jī)：，占總成績(jī)比例30%課程設(shè)計(jì)論文成績(jī)：