集成電路封裝行業(yè)走進(jìn)“芯”時(shí)代系列深度之六十七“2.5D3D封裝”：技術(shù)發(fā)展引領(lǐng)產(chǎn)業(yè)變革向高密度封裝時(shí)代邁進(jìn)

證券研究報(bào)告集成電路封裝/行業(yè)深度報(bào)告領(lǐng)先大市-A（首次）華金證券電子團(tuán)隊(duì)一走進(jìn)“芯”時(shí)代系列深度之六十七“2.5D/3D封裝”技術(shù)發(fā)展引領(lǐng)產(chǎn)業(yè)變革，向高密度封裝時(shí)代邁進(jìn)分析師：孫遠(yuǎn)峰S0910522120001分析師：王海維S0910523020005分析師：王臣復(fù)S09105230200062023年09月21日本報(bào)告僅供華金證券客戶中的專業(yè)投資者參考請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明核心觀點(diǎn)u打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)。集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適技術(shù)形成電氣連接，安裝外殼，構(gòu)成有效組件的整個(gè)過程，封裝主要起著安放、固定、密封路性能和熱性能等作用。先進(jìn)封裝技術(shù)通過采用更緊湊、更高級(jí)設(shè)計(jì)和制程技術(shù)，可提供更高性能及更低能耗芯片。通過將多個(gè)芯片堆疊，在顯著提高集成度及性能時(shí)，降低空間需求封裝通過優(yōu)化設(shè)計(jì)與制程，可大幅提高信號(hào)傳輸速度，降低功耗。在制程技術(shù)上，先進(jìn)封裝會(huì)縮小至50-40μm之間，重布層線寬間距將至2/2μm，高u橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石。（1）倒裝：在I/O底板上沉積錫鉛球，將芯片翻轉(zhuǎn)加熱，利用熔融錫鉛球與陶瓷機(jī)板相結(jié)合來替換傳統(tǒng)打線鍵合2）重新布線(RDL)：將原來設(shè)計(jì)的IC線路接點(diǎn)位置(I/Opad)，通過晶圓級(jí)金屬布線制程和凸塊制程改變其接點(diǎn)位置，使IC能適用于不同的封裝形式3）晶圓級(jí)封裝：先在整片晶圓上同時(shí)對眾多芯片進(jìn)行封裝、測試，最后切割成單個(gè)器件，并直接貼裝到基板或PCWLP具有真正裸片尺寸的顯著特點(diǎn)，通常用于低輸入/輸出（I/O）數(shù)量（一般小于400）和較小裸片尺寸工藝當(dāng)Fan-Out的Bump可以長到Die外部，封裝后IC也較Die面積更大（1.2倍最大）。（4）TSV：TSV貫穿2.5D/3D封裝TSV生產(chǎn)流程涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點(diǎn)及電鍍、清洗、減薄、蝕、氣相沉積、銅填充、CMP去除多余金屬、晶圓減薄、晶圓鍵合等工序涉及的設(shè)備最為關(guān)鍵。在多顆裸片和電路板之間橋梁，其中CoWoS為2.5D封裝中最突出代表，在3D中TSV用于堆疊，HB（5）混合鍵合：HB技術(shù)簡化3D堆疊布線層，可實(shí)現(xiàn)更高互聯(lián)密度HB技免再布線及倒裝回流焊可提高可靠性。（6）板級(jí)埋入式封裝：將帶有多層導(dǎo)電金屬互連的超薄硅片埋入有機(jī)封裝基板的最上層，通過焊球與倒裝芯片的連接，以實(shí)現(xiàn)兩個(gè)或多個(gè)芯片之間的局部高密度互連，與臺(tái)相比，EMIB封裝既不需要TSV工也不需要Si中介層，因此其具有封裝良率高、設(shè)請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明2核心觀點(diǎn)u材料與設(shè)備任重道遠(yuǎn)，制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝。從競爭格局來看，各類半導(dǎo)體封裝材料市場集中度較高。日本廠商在各類封裝材料領(lǐng)域占據(jù)主導(dǎo)地位，部分中國大陸廠商已），定市場份額。在國產(chǎn)替代方面，根據(jù)頭豹研究院數(shù)據(jù)，中國半導(dǎo)體封裝材料整體國產(chǎn)化率約30%，屬絲的國產(chǎn)替化率最高，分別達(dá)到40%和30%，而陶瓷封裝材料、芯片粘結(jié)材料與封裝基板等材料國產(chǎn)化率封裝處于晶圓制造與封測中的交叉區(qū)域。先進(jìn)封裝要求在晶圓劃片前融入封裝工藝步驟，具體包括路重排（RDL）、凸塊制作（Bumping）及三維硅通孔（TSV）等工藝技術(shù)。先進(jìn)封裝更多在晶圓層造方式來制作后道連接電路，工藝流程的相似性使得兩者使用設(shè)備也大致相同，其中倒裝就要采用刻等前道制造的工藝，2.5D/3D封裝TSV技術(shù)就需要光刻機(jī)、涂膠顯影設(shè)備、濕法刻蝕設(shè)備等，從而同或者不同小芯片，這些小芯片可以使用相同或者不同工藝節(jié)點(diǎn)制造，再通過跨芯片互聯(lián)及封圓使用面積顯著性提升3）較SoC綜合成本下降4）芯粒IP化，設(shè)計(jì)周期及成本顯著降低。全球8寸、12寸晶圓產(chǎn)能有望持續(xù)提升，直接帶動(dòng)封裝需求；Fabless縱向拓展封測領(lǐng)域，有望帶動(dòng)先進(jìn)封裝多元發(fā)展u投資建議：ChatGPT依賴大模型、大數(shù)據(jù)、大算力支撐u風(fēng)險(xiǎn)提示：行業(yè)與市場波動(dòng)風(fēng)險(xiǎn)；國際貿(mào)易摩請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明3先進(jìn)封裝：打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)技術(shù)分析：橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石產(chǎn)業(yè)鏈：材料與設(shè)備任重道遠(yuǎn)，先進(jìn)封裝粲然可觀行業(yè)現(xiàn)狀：制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝應(yīng)用與需求：芯粒IP復(fù)用延續(xù)摩爾定律，新建晶圓廠與產(chǎn)線擴(kuò)產(chǎn)共促封測需求相關(guān)標(biāo)的風(fēng)險(xiǎn)提示請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明4先進(jìn)封裝：打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)?1.1封裝：保護(hù)芯片及確保電路性能?1.2發(fā)展歷程：迎來以3D封裝為代表高密度封裝時(shí)代?1.3區(qū)別：連接芯片方式劃分傳統(tǒng)與先進(jìn)?1.4工藝流程拆解：以成型為時(shí)間點(diǎn)劃分封裝前后段操作?1.5傳統(tǒng)封裝Vs.先進(jìn)封裝?1.6意義：打破存儲(chǔ)/面積/功能墻等集成電路發(fā)展限制?1.7趨勢：各間距持續(xù)縮小?1.8.1營收逐季改善，2024年有望迎來全面反彈?1.8.2全球集成電路月度銷售額拐點(diǎn)出現(xiàn)，有望帶動(dòng)封裝市場請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明5技術(shù)分析：橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石?2.1倒裝?2.1.1倒裝（FC）=貼裝+引線鍵合?2.1.2Bumping為晶圓制造環(huán)節(jié)延伸，為FC前提?2.2重新布線層（RDL）：改變IC線路接點(diǎn)位置?2.3晶圓級(jí)封裝（WLP）?2.3.1在晶圓上對芯片進(jìn)行操作?2.3.2WLP依據(jù)芯片/封裝大小劃分扇入/出?2.3.3WLP依據(jù)Chip/RDL工藝先后類別進(jìn)一步劃分?2.4硅通孔（TSV）?2.4.1TSV貫穿2.5D/3D封裝?2.4.22.5D封裝TSV充當(dāng)多顆裸片和電路板之間橋梁?2.4.3TSV在2.5D封裝中應(yīng)用實(shí)例——CoWoS?2.4.43D封裝中TSV用于堆疊?2.4.5TSV在3D封裝中應(yīng)用實(shí)例——HBM?2.4.62.5D封裝Vs.3D封裝?2.5混合鍵合（HB）?2.5.1混合鍵合利用范德華力實(shí)現(xiàn)?2.5.2混合鍵合應(yīng)用于D2W?2.6四大連接技術(shù)對比?2.7板級(jí)埋入式封裝：無需Si中介層及TSV工藝請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明6產(chǎn)業(yè)鏈：材料與設(shè)備任重道遠(yuǎn)，先進(jìn)封裝粲然可觀?3.1封裝材料：各類半導(dǎo)體封裝材料集中度較高，國產(chǎn)替代呈現(xiàn)兩極分化?3.1.1高端基板:先進(jìn)封裝帶動(dòng)高端基板需求，國產(chǎn)化亟待突破?3.1.2環(huán)氧塑封料:傳統(tǒng)封裝中國產(chǎn)化較高，先進(jìn)封裝中外資廠商仍處壟斷地位?3.2封裝設(shè)備?3.2.1封裝設(shè)備：封測設(shè)備占比有望提升至19%，貼片機(jī)為核心設(shè)備?3.2.2先進(jìn)封裝設(shè)備：晶圓劃片前融入封裝工藝步驟，前道設(shè)備需求加劇?3.3先進(jìn)封裝?3.3.1封裝市場有望超1,300億美元，先進(jìn)封裝占比超50%?3.3.22027年先進(jìn)封裝市場規(guī)模有望達(dá)650億美元?3.3.3代工廠搶占先進(jìn)封裝市場份額，6大廠商加工先進(jìn)封裝晶圓超80%?3.3.4OSAT競爭格局穩(wěn)定，日月光集團(tuán)、安靠科技、長電穩(wěn)居前三甲請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明7行業(yè)現(xiàn)狀：制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝?4.1臺(tái)積電?4.1.1前段（CoW/WoW)+后段（oS/InFO)=3DFabric?4.1.2SoIC為先進(jìn)封裝前段工序，由WoW及CoW技術(shù)構(gòu)成?4.1.3InFO=集成+扇出封裝?4.2三星?4.2.1I-Cube2.5D=I-CubeS+I-CubeE+H-Cube?4.2.2通過垂直堆疊方式大幅節(jié)省芯片上空間?4.3.1嵌入式多芯片互連橋?yàn)镮ntel2.5D封裝亮點(diǎn)?4.3.2Foveros將不同工藝、結(jié)構(gòu)、用途芯片整合?4.4日月光集團(tuán)：扇出型基板上晶片封裝（FOCoS）?4.5安靠科技：深度布局TSV-less工藝（FOWLP,Chiplast,Diefacedown）?4.6長電科技：TSV-less路線實(shí)現(xiàn)高性價(jià)比先進(jìn)封裝?4.7對比：先進(jìn)封裝領(lǐng)域內(nèi)國內(nèi)技術(shù)與頭部廠商差距較小請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明8應(yīng)用與需求：芯粒IP復(fù)用延續(xù)摩爾定律，新建晶圓廠與產(chǎn)線擴(kuò)產(chǎn)共促封測需求5.4.4智能駕駛級(jí)別上升將帶動(dòng)汽車領(lǐng)域先進(jìn)封裝需求5.4.5高效節(jié)能芯片需求帶動(dòng)高性能計(jì)算領(lǐng)域先進(jìn)封裝加速滲5.4.65.4.4智能駕駛級(jí)別上升將帶動(dòng)汽車領(lǐng)域先進(jìn)封裝需求5.4.5高效節(jié)能芯片需求帶動(dòng)高性能計(jì)算領(lǐng)域先進(jìn)封裝加速滲5.4.6算力為實(shí)現(xiàn)AI產(chǎn)業(yè)化核心，高端芯片需求帶動(dòng)先進(jìn)封裝5.4.7AIGC多行業(yè)滲透，間接提高先進(jìn)封裝市場增量?5.1.1大道至簡，芯粒IP復(fù)用構(gòu)建高集成度芯片??5.1.2為異構(gòu)/異質(zhì)集成實(shí)現(xiàn)夯實(shí)技術(shù)基礎(chǔ)透?5.2發(fā)展：Chiplet進(jìn)入成長期，標(biāo)準(zhǔn)逐漸統(tǒng)一??5.3Chiplet優(yōu)勢增長?5.3.1接力摩爾定律，持續(xù)推進(jìn)經(jīng)濟(jì)效應(yīng)?5.5需求?5.3.2Chiplet助力良率及晶圓使用面積顯著性提升5.5需求5.5.1中國晶圓廠獨(dú)占鰲頭，預(yù)計(jì)至2024年底建立50座大型晶5.5.2全球8寸、12寸晶圓產(chǎn)能有望持續(xù)提升，直接帶動(dòng)封裝需5.5.3Fabless縱向拓展封測領(lǐng)域，有望帶動(dòng)先進(jìn)封裝多元發(fā)展5.5.1中國晶圓廠獨(dú)占鰲頭，預(yù)計(jì)至2024年底建立50座大型晶5.5.2全球8寸、12寸晶圓產(chǎn)能有望持續(xù)提升，直接帶動(dòng)封裝需5.5.3Fabless縱向拓展封測領(lǐng)域，有望帶動(dòng)先進(jìn)封裝多元發(fā)展5.5.4各大封測廠積極擴(kuò)產(chǎn)，為新一輪應(yīng)用需求增長做好準(zhǔn)備?5.3.4芯粒IP化，設(shè)計(jì)周期及成本顯著降低?5.4應(yīng)用??5.4.15G/物聯(lián)網(wǎng)/高性能運(yùn)算/智能駕駛/XR等帶動(dòng)先進(jìn)封求裝需求??5.4.2手機(jī)與消費(fèi)領(lǐng)域?yàn)橄冗M(jìn)封裝最大應(yīng)用領(lǐng)域??5.4.3先進(jìn)封裝在智能手機(jī)多芯片/傳感器得到應(yīng)用請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明9相關(guān)標(biāo)的?6.1通富微電：AMD深度綁定，先進(jìn)封裝前景可期?6.2長電科技：全球領(lǐng)先的集成電路制造和技術(shù)服務(wù)提供商?6.3華天科技：以3DMatrix平臺(tái)為基礎(chǔ)，構(gòu)建先進(jìn)封裝技術(shù)地基?6.4芯原股份：全球領(lǐng)先的IP授權(quán)服務(wù)商?6.5北方華創(chuàng)：多設(shè)備應(yīng)用于先進(jìn)封裝領(lǐng)域?6.6華峰測控：產(chǎn)品+技術(shù)+客戶三大優(yōu)勢，鞏固國內(nèi)測試機(jī)龍頭地位?6.7鼎龍股份：CMP+先進(jìn)封裝材料雙布局?6.8華海誠科：聚焦于封裝材料，部分先進(jìn)封裝材料已通過客戶驗(yàn)證?6.9華封科技（未上市）：聚焦先進(jìn)封裝設(shè)備領(lǐng)域高端裝備制造商風(fēng)險(xiǎn)提示請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明10先進(jìn)封裝：打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)?1.1封裝：保護(hù)芯片及確保電路性能?1.6意義：打破存儲(chǔ)/面積/功能墻等集成電路發(fā)展限制?1.2發(fā)展歷程：迎來以3D封裝為代表高密度封裝時(shí)代?1.3區(qū)別：連接芯片方式劃分傳統(tǒng)與?1.4工藝流程拆解：以成型為時(shí)間點(diǎn)劃分封裝前后段操作?1.8.1營收逐季改善，2024年有望迎來全面反彈?1.8.2全球集成電路月度銷售額拐點(diǎn)出現(xiàn)，有望帶動(dòng)封裝市場技術(shù)分析：橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石產(chǎn)業(yè)鏈：材料與設(shè)備任重道遠(yuǎn)，先進(jìn)封裝粲然可觀行業(yè)現(xiàn)狀：制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝應(yīng)用與需求：芯粒IP復(fù)用延續(xù)摩爾定律，新建晶圓廠與產(chǎn)線擴(kuò)產(chǎn)共促封測需求請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明11>通常芯片級(jí)封裝連接方式有引線鍵合（WB）、>是將一個(gè)或多個(gè)IC芯片用適當(dāng)材料封裝起來，這些材料可以是塑料、金屬和陶瓷等，或者是>將IC、電阻、電容、接插件及其他元器件安裝uu集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適當(dāng)連接技術(shù)形成電氣連接，安裝外殼，構(gòu)成有效組件的整個(gè)過程，封裝主要起著安放、固定、密封、保護(hù)芯片，以及確保電路性能和熱性能等作用。u集成電路封裝一般可以分為芯片級(jí)封裝（0級(jí)封裝）、元器件級(jí)封裝（1級(jí)封裝）、板卡級(jí)封裝（2級(jí)封裝）和整機(jī)級(jí)封裝（3級(jí)封裝）。為電信號(hào)減小延遲，布線時(shí)應(yīng)盡量使信號(hào)線與芯片互連路徑及通過封裝輸入/輸出(IO為電信號(hào)減小延遲，布線時(shí)應(yīng)盡量使信號(hào)線與芯片互連路徑及通過封裝輸入/輸出(IO)引出路可能會(huì)遇到不同環(huán)境，為此，封裝對芯片的環(huán)封裝結(jié)構(gòu)及材料，對器件的散熱效果起著關(guān)鍵作用。對于功率特別大的集成電路，還需考慮封裝可為集成電路芯片及其他部件提供可靠機(jī)械支撐使其適應(yīng)不同工封裝需考慮電源接通，使集成電路芯片與外部電路進(jìn)行“溝通”，且滿足封裝體內(nèi)部不同部位電源分3D堆疊3D3D堆疊3DTSVSOPQFP1970S1980S1990S2000S2010S2020S通孔插裝時(shí)代通孔插裝時(shí)代表面安裝器件時(shí)代面積陣列表面封裝時(shí)代高密度封裝時(shí)代技術(shù)特點(diǎn):插孔安裝在引腳數(shù)增加伴隨封裝尺TODIP為翼形或J形，封裝體的尺寸BGABGACSP1.3區(qū)別：連接芯片方式劃分傳統(tǒng)與先進(jìn)uu根據(jù)切割與封裝順序劃分：傳統(tǒng)封裝（先從晶圓上分離出單個(gè)芯片后再進(jìn)行封裝）；晶圓級(jí)封裝（WLP，在晶圓級(jí)上進(jìn)行部分或全部封裝工u先進(jìn)封裝與傳統(tǒng)封裝最大區(qū)別在于連接芯片方式。先進(jìn)封裝與傳統(tǒng)封裝的最大區(qū)別在于連接芯片的方式，先進(jìn)封裝可在更小空間內(nèi)實(shí)現(xiàn)更高設(shè)備密度，并使功能得到擴(kuò)展。通過硅通孔、橋接器、硅中介層或?qū)Ь€層完成更大規(guī)模 一割去油去飛邊烘干清洗熱焊錫前段操作后段操作1.4工藝流程拆解：以成型為時(shí)間點(diǎn)劃分封裝前后段操作去油去飛邊烘干清洗熱焊錫前段操作后段操作減薄切割法（DBT減薄切割法（DBT）。兩種方法皆避免或減少減薄引起硅片翹曲及劃片引將IC芯片固定于封裝基板或引腳架芯將芯片焊區(qū)與電子封裝外殼的I/O引線或基板上金屬布線焊區(qū)相連接，只有實(shí)現(xiàn)芯片與封裝結(jié)構(gòu)電路連接才能1、打線鍵合技術(shù)（WB超聲波鍵3、倒裝芯片鍵合技術(shù)（FCB芯片焊區(qū)于基板焊區(qū)直連干式拋光、化學(xué)機(jī)械平坦工藝、電化學(xué)腐蝕、濕法腐蝕、等離子增強(qiáng)主要工藝:介質(zhì)去飛邊毛刺、溶劑去飛隨著模具設(shè)計(jì)改進(jìn)及嚴(yán)格控制注模條件在一些較先進(jìn)封裝工藝中，已不再去氧化物浸助焊劑切筋工藝：切除框架外引腳之間的堤成型工藝：將引腳彎成一定的形狀，打碼就是在封裝模塊的頂面印上去不掉的、字跡清楚的字母和標(biāo)識(shí)，包括制造商的信息國家、器件代碼1.5傳統(tǒng)封裝Vs.先進(jìn)封裝u先進(jìn)封裝技術(shù)通過采用更緊湊、更高級(jí)設(shè)計(jì)和制程技術(shù)，可提供更高集成度，更小尺寸，更高性能及更低能耗芯片。通過將多個(gè)芯片堆疊，在顯著提高集成度及性能時(shí)，降低空間需求。在性能與能耗上，先進(jìn)封裝通過優(yōu)化設(shè)計(jì)與制程，可大幅提高信號(hào)傳輸速度，降低功耗。在制程技術(shù)上，先進(jìn)封裝采用如微細(xì)化焊球、超低k材料等創(chuàng)新技術(shù)，使得封裝電氣性能及散熱性能有顯著提升。2.5D/3D封裝WLP扇出型低高中低高高高中低中高低低高中低高中1.6意義：打破存儲(chǔ)/面積/功能墻等集成電路發(fā)展限制uu存儲(chǔ)墻：處理器峰值算力每兩年增長3.1倍，而動(dòng)態(tài)存儲(chǔ)器帶寬每兩年增長1.4倍，存儲(chǔ)器發(fā)展速度遠(yuǎn)落后于處理器，相差1.7倍。近存計(jì)算方案為突破“存儲(chǔ)墻”有效解決方案，基于先進(jìn)封裝，通過超短互連技術(shù)，可實(shí)現(xiàn)存儲(chǔ)器和處u面積墻：當(dāng)芯片制程相同時(shí)，通過增大芯片面積可集成更多晶體管數(shù)量，從而提升芯片性能，芯片尺寸受限于光刻機(jī)光罩極限。通過先進(jìn)封裝技術(shù)集成多顆u功能墻：可通過多芯片異質(zhì)集成技術(shù)，將傳感、存儲(chǔ)、計(jì)算、通信等不同功能請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明u與傳統(tǒng)封裝相比，先進(jìn)封裝需要不同設(shè)備、材料和工藝，例如新基板材料、光刻工藝、激光鉆孔、CMP和KGD測試。先進(jìn)封裝參與者投入大量資金開發(fā)及引入新技術(shù)與材料。先進(jìn)封裝異構(gòu)集成將推動(dòng)半導(dǎo)體創(chuàng)新，提高整體系統(tǒng)性能，同時(shí)降低成本，未來3D堆疊間距將會(huì)進(jìn)一步下降，BumpI/0間距將會(huì)縮小至40-50微米之間，重布層線寬間距將至2/2微米。資料來源：Yole、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明181.8市場：營收逐季改善，2024年有望迎來全面反彈uu受益于先進(jìn)封裝比例提升及海外客戶復(fù)蘇等，環(huán)比改善相對明顯，2023Q2預(yù)計(jì)為業(yè)績低點(diǎn)。根據(jù)封裝頭部企業(yè)指引，下游客戶依舊處于去庫存中，封裝廠商營收逐季改善，2024年有望迎來反彈等成為行業(yè)共識(shí)，AI相關(guān)及通信終端（智能手機(jī)及平板）領(lǐng)域?qū)楹罄m(xù)封裝市場提供增長動(dòng)能。其中，人工智能將成為半導(dǎo)體行業(yè)下一個(gè)超級(jí)周期催化劑，相關(guān)高端處理器和AI芯片先進(jìn)封測需求（對2.5D/3D封裝）有望持續(xù)增長?？蛻艟A庫存處于初步下降階段，庫存消化可能持續(xù)到未來兩個(gè)季度或更Android廠商供應(yīng)鏈庫存消耗時(shí)間不如預(yù)期，通信終端資料來源：各公司官網(wǎng)、華金證券研究所資料來源：各公司官網(wǎng)、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明195G/IoT/汽車電子/AI時(shí)代接力4G拐點(diǎn)1.8市場：全球集成電路月度銷售額拐點(diǎn)出現(xiàn)，有望帶5G/IoT/汽車電子/AI時(shí)代接力4G拐點(diǎn)uu市場回暖跡象顯現(xiàn)，有望帶動(dòng)封裝市場增長。未來，在新興市場和半導(dǎo)體技術(shù)發(fā)展帶動(dòng)下，集成電路繼續(xù)向著小型化、集成化、低功耗方向發(fā)展，附加值更高的先進(jìn)封裝將得到更多應(yīng)用。智能手機(jī)時(shí)代智能手機(jī)時(shí)代全球集成電路月度銷售額（億美元）先進(jìn)封裝：打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)技術(shù)分析：橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石?2.1倒裝?2.3.3WLP依據(jù)Chip/RDL工藝先后類別進(jìn)一步劃分?2?2.1.2Bumping為晶圓制造環(huán)節(jié)延伸，為FC前?2.4.1TSV貫穿2.5D/3D封裝?2.5.1混合鍵合利用范德華力實(shí)現(xiàn)提?2.4.22.5D封裝TSV充當(dāng)多顆裸片和電路板之間橋梁?2.5.2混合鍵合應(yīng)用于D2W?2.2重新布線層（RDL）：改變IC線路接點(diǎn)位置?2.4.3TSV在2.5D封裝中應(yīng)用實(shí)例——CoWoS??2.3晶圓級(jí)封裝（WLP）?2.4.43D封裝中TSV用于堆疊?2.3.1在晶圓上對芯片進(jìn)行操作?2.4.5TSV在3D封裝中應(yīng)用實(shí)例——HBM?2.3.2WLP依據(jù)芯片/封裝大小劃分扇入/出產(chǎn)業(yè)鏈：材料與設(shè)備任重道遠(yuǎn)，先進(jìn)封裝粲然可觀行業(yè)現(xiàn)狀：制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝應(yīng)用與需求：芯粒IP復(fù)用延續(xù)摩爾定律，新建晶圓廠與產(chǎn)線擴(kuò)產(chǎn)共促封測需求請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明212.1倒裝：倒裝（FC）=貼裝+引線鍵合uu倒裝是在I/O底板上沉積錫鉛球，將芯片翻轉(zhuǎn)加熱，利用熔融錫鉛球與陶瓷機(jī)板相結(jié)合來替換傳統(tǒng)打線鍵合。倒裝將裸片面朝下，將整個(gè)芯片面積與基板直接連接，省掉互聯(lián)引線，具備更好的電氣性能。VS倒裝芯片資料來源：資料來源：SKhynix、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明222.1倒裝：Bumping為晶圓制造環(huán)節(jié)延伸，為FC前提uuUBM是在芯片焊盤與凸點(diǎn)之間的金屬過渡層，主要起黏附和擴(kuò)散阻擋作用，通常由黏附層、擴(kuò)散阻擋層和浸潤層等多層金屬膜組成。Bump是FC與PCB電連接唯一通道，是FC技術(shù)中關(guān)鍵環(huán)節(jié)。凸塊制造技術(shù)凸塊種類主要特點(diǎn)應(yīng)用領(lǐng)域金凸塊由于金具有良好的導(dǎo)電性、機(jī)械加工性（較為柔軟）及抗腐蝕性，因此金凸塊具有密度大、低感應(yīng)、散熱能力佳、材質(zhì)穩(wěn)定性高等特點(diǎn)，但金凸塊原材料成本相對較高。主要應(yīng)用于顯示驅(qū)動(dòng)芯片、傳感器、電子標(biāo)簽等產(chǎn)品封裝。銅鎳金凸塊銅鎳金凸塊可適用于不同的封裝形式，可提高鍵合的導(dǎo)電性能、散熱性能、減少阻抗，大大提高了引線鍵合的靈活性:雖原材料成本較金凸塊低，但工藝復(fù)雜制造成本相對較高。目前主要用于電源管理等大電流、需低阻抗的芯片封裝。銅柱凸塊銅柱凸塊具有良好的電性能和熱性能，具備窄節(jié)距的優(yōu)點(diǎn)。同時(shí)可通過增加介電層或RDL提升芯片可靠性。應(yīng)用領(lǐng)域較廣，主要應(yīng)用于通用處理器、圖像處理器、存儲(chǔ)器芯片、ASIC、FPGA、電源管理芯片、射頻前端芯片、基帶芯片、功率放大器、汽車電子等產(chǎn)品或領(lǐng)域。錫凸塊凸塊結(jié)構(gòu)主要由銅焊盤和錫帽構(gòu)成，一般是銅柱凸塊尺寸的3-5倍球體較大，可焊性更強(qiáng)。應(yīng)用領(lǐng)域較廣，主要應(yīng)用于圖像傳感器、電源管理芯片、高速器件、光電器件等領(lǐng)域。請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明23焊球凸塊2.2重新布線層（RDL）：改變IC線路接點(diǎn)位置焊球凸塊uu重新布線(RDL)是將原來設(shè)計(jì)的IC線路接點(diǎn)位置(I/Opad)，通過晶圓級(jí)金屬布線工藝和凸塊工藝改變其接點(diǎn)位置，使IC能適用于不同封裝形式。u重新布線優(yōu)點(diǎn)：可改變線路I/O原有設(shè)計(jì)，增加原有設(shè)計(jì)附加價(jià)值；可加大I/O間距，提供較大凸塊面積，降低基板與元件間應(yīng)力，增加元件可靠性；取代部分IC線路設(shè)計(jì)，加速IC開發(fā)時(shí)間。資料來源：資料來源：Ansforce、艾邦半導(dǎo)體網(wǎng)、集微網(wǎng)、艾諾儀器、154892.2重新布線層（RDL）：改變IC154896677資料來源：資料來源：LBSemicon、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明25 uu晶圓級(jí)封裝是指先在整片晶圓上同時(shí)對眾多芯片進(jìn)行封裝、測試，最后切割成單個(gè)器件，并直接貼裝到基板或PCB上，生產(chǎn)成本大幅降低。u由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴(kuò)展，使得WLP的封裝尺寸幾乎等于芯片尺寸。與傳統(tǒng)金屬引線產(chǎn)品相比，WLP一般有較短的連接線路，與傳統(tǒng)金屬引線產(chǎn)品相比，WLP一般有較短的連接線路，WLP在硅片層面上完成封裝測試，以批量化生產(chǎn)方式達(dá)到成本W(wǎng)LP可運(yùn)用數(shù)組式連接，芯片和電路板之間連接不限制于芯片四周，提WLP從芯片制造到、封裝到成品整個(gè)過程中，中間環(huán)節(jié)大大減少，生產(chǎn)效率與2.3晶圓級(jí)封裝（WLP）：WLP依據(jù)芯片/封裝大小劃分扇入/出與uu“扇（Fan）”指芯片大小。扇入型晶圓級(jí)封裝（FI-WLP）：芯片大小與封裝大小相同，且封裝用錫球在芯片大小內(nèi)；扇出型晶圓級(jí)封裝（FO-WLP封裝尺寸大于芯片尺寸且部分錫球在芯片之外。uFI-WLP具有真正裸片尺寸的顯著特點(diǎn)，通常用于低輸入/輸出（I/O）數(shù)量（一般小于400）和較小裸片尺寸工藝當(dāng)中；FO-WLP初始用于將獨(dú)立的裸片重新組裝或重新配置到晶圓工藝中，并以此為基礎(chǔ)，通過批量處理、構(gòu)建和金屬化結(jié)構(gòu)，F(xiàn)an-Out的Bump可以長到Die外部，封裝后IC也較Die面積大（1.2倍最大）。資料來源：資料來源：SKhynix、今日半導(dǎo)體、智芯仿真、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明272.3晶圓級(jí)封裝（WLP）：WLP依據(jù)Chip/RDL工藝先后類別進(jìn)一步劃分uuFOWLP封裝技術(shù)主要分為Chipfirst以及Chiplast（RDLfirst)，而Chipfirst可再分為Dieface及Diefacedown。Chip-first是在生成RDL之前，先將Die附著在一個(gè)臨時(shí)或者永久材料架構(gòu)上的工藝、而Chip-last則是先生成RDL，再導(dǎo)入Die。封裝廠商若要做出精良扇出型封裝，只能采用Chiplast技術(shù)路線。(eWLB(eWLB、日月光集團(tuán)FOCoS)(InFO)(安靠科技SWIFT)(1)芯片只會(huì)在合格的RDL上倒裝芯片，可避免芯片損失，適Chipfirst,DiefacedownChipfirst,DiefaceupChiplast,Diefacedown請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明28uu目前，TSV主要有三大應(yīng)用領(lǐng)域，分別是三維集成電路(3DIC)封裝、三維圓片級(jí)芯片尺寸封裝(3DWLCSP)和2.5D中介轉(zhuǎn)接層(Interposer)封裝。2.5D中介轉(zhuǎn)接層封裝:細(xì)線條布線中介轉(zhuǎn)接層針對的是FPGA、CPU等高性能的應(yīng)用，其特征是正面有多層細(xì)節(jié)距再布線層和細(xì)節(jié)距微凸點(diǎn)，主流TSV深寬比達(dá)到10:1，厚度加速度計(jì)等傳感器封裝領(lǐng)域。其特點(diǎn)是采用2.5D中介轉(zhuǎn)接層封裝:細(xì)線條布線中介轉(zhuǎn)接層針對的是FPGA、CPU等高性能的應(yīng)用，其特征是正面有多層細(xì)節(jié)距再布線層和細(xì)節(jié)距微凸點(diǎn)，主流TSV深寬比達(dá)到10:1，厚度加速度計(jì)等傳感器封裝領(lǐng)域。其特點(diǎn)是采用ViaLast工藝，TSV深寬比較小(1:1-3:1)，孔徑較大出于對成本的考慮，目前圖像傳感器封裝大多采取低深寬比的TSV2.4通孔（TSV）：TSV貫穿2.5D/3D封裝ViaViaFirst填充材料必須要能經(jīng)受住高于1000℃全部熱加工工藝,故常用填充材料是多晶硅，不需要種子層，且絕緣層可以采用傳統(tǒng)氧化經(jīng)完成并鈍化，不會(huì)再經(jīng)硅更優(yōu)良的Cu作為通孔填ViaLast），玻璃，介電常數(shù)只有硅材料的1/3左右，損耗因子比硅材料低2-3個(gè)數(shù)量級(jí)，使得襯底損耗和寄生效應(yīng)大大減小，不需要在襯底表面及TGV內(nèi)壁沉積絕緣層，且超薄轉(zhuǎn)接板中不需玻璃，介電常數(shù)只有硅材料的1/3左右，損耗因子比硅材料低2-3個(gè)數(shù)量級(jí)，使得襯底損耗和寄生效應(yīng)大大減小，不需要在襯底表面及TGV內(nèi)壁沉積絕緣層，且超薄轉(zhuǎn)接板中不需Corning、Asahi以及SCHOTT等玻璃廠商可以提供超大尺寸的面板玻璃以及超薄柔性玻璃受益于大尺寸超薄面板玻璃易于獲取，以及不需要沉積絕緣層，玻璃轉(zhuǎn)接板的制作成本大約只有硅基轉(zhuǎn)接板的TGV六大優(yōu)勢（高頻損耗低）具有優(yōu)良電學(xué)、熱學(xué)、力學(xué)性能，在射頻芯片、高端MEMS傳感器、高密度系統(tǒng)集成等領(lǐng)域具有獨(dú)特優(yōu)勢，是下一代5G、uu中介層是一種由硅及有機(jī)材料制成硅基板，是先進(jìn)封裝中多芯片模塊傳遞電信號(hào)的管道，可以實(shí)現(xiàn)芯片間的互連，也可以實(shí)現(xiàn)與封裝基板的互連，充當(dāng)多顆裸片和電路板之間的橋梁。硅中介層是一種經(jīng)過驗(yàn)證的技術(shù)，具有較高的細(xì)間距布線能力和可靠的TSV能力，可以實(shí)現(xiàn)高密度I/O需求，在2.5D封裝中扮演著關(guān)鍵角色。u2.5D集成關(guān)鍵在于中介層Interposer：1）中介層是否采用硅轉(zhuǎn)接板；2）中介層是否采用TSV，在硅轉(zhuǎn)接板上穿越中介層（TSV），在玻璃轉(zhuǎn)接板上穿越中介層（TGV）。資料來源：資料來源：Ofwek維科網(wǎng)、半導(dǎo)體封裝工程師之家、艾邦半導(dǎo)體網(wǎng)、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明312.4硅通孔（TSV）：2.5D封裝TSV充當(dāng)多顆裸片和電路板之間橋梁uuTSV生產(chǎn)流程涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點(diǎn)及電鍍、清洗、減薄、鍵合等二十余種設(shè)備，其中深孔刻蝕、氣相沉積、銅填充、CMP去除多余金屬、晶圓減薄、晶圓鍵合等工序涉及的設(shè)備最為關(guān)鍵。uTSV工藝流程：深反應(yīng)離子刻蝕（DRIE）法行成通孔；使用化學(xué)沉積方法沉積制作絕緣層、使用物理氣相沉積方法沉積制作阻擋層及種子層；選擇一種電鍍方法在盲孔中進(jìn)行銅填充；使用化學(xué)和機(jī)械拋光（CMP）法去除多余銅，完成銅填充后，則需要對晶圓進(jìn)行減薄，最后是進(jìn)行晶圓鍵合。Viamiddlesio2Viamiddlesio2沉積sio2Via/Trench刻蝕資料來源：北方華創(chuàng)、半導(dǎo)體產(chǎn)業(yè)縱橫、華金證券研究所資料來源：北方華創(chuàng)、半導(dǎo)體產(chǎn)業(yè)縱橫、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明32ChipSize(mm2)ChipsChipSize(mm2)Chips/waferuuCoWoS單顆芯片收入預(yù)計(jì)約723美元/顆。臺(tái)積電制造H100、A100、EpicGenoa及MI300四顆，且使用CoWoS封裝，四顆芯片尺寸平均值為980mm2。基于300mm晶圓70,695mm2及臺(tái)積電每月8,500片晶圓CoWoS產(chǎn)能，可得，臺(tái)積電每月消耗613,171個(gè)CoWoS封裝。按臺(tái)積電CoWoS收入占總收入7%計(jì)算，每顆芯片產(chǎn)生CoWoS收入為722.85美元。uCoWoS由CoW和oS組合而來：CoW表示ChiponWafer，指裸片在晶圓上被拼裝的過程，oS表示onSubstrate。CoWoS-L使用局部硅中介連接HBM及SoCCoWoS-R2.4硅通孔（TSVCoWoS-L使用局部硅中介連接HBM及SoCCoWoS-RuCoWoS實(shí)質(zhì)為2.5D封裝，依據(jù)中介層采用不同技術(shù)劃分為CoWoS-S、CoWoS-L及CoWoS-R三大技術(shù)。CoWoS-S采用硅中介層，為高性能計(jì)算應(yīng)用提供最佳性能及最高晶體管密度；CoWoS-R類似InFO技術(shù)，利用RDL中介層進(jìn)行互連，更強(qiáng)調(diào)小芯片間互連；CoWoS-L結(jié)合CoWoS-S及InFO技術(shù)優(yōu)點(diǎn)，使用夾層與LSI（局部硅互連）芯片進(jìn)行互連，使用RDL層進(jìn)行電源與信號(hào)傳輸，提供最靈活集成。RDL資料來源：臺(tái)積電官網(wǎng)、華金證券研究所資料來源：臺(tái)積電官網(wǎng)、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明342.4硅通孔（TSV）：TSV在2.5D封裝中應(yīng)用實(shí)例——CoWoSuu10年內(nèi)迭代5代，廣泛部署于消費(fèi)與服務(wù)器領(lǐng)域。uCoWoS技術(shù)不斷擴(kuò)大中介層面積、晶體管數(shù)量及內(nèi)存容量，第五代CoWoS-晶體管數(shù)量增加20倍，中介層面積擴(kuò)大3倍，封裝8個(gè)128G的HBM2e內(nèi)存。GenGen-1GenGen-4Gen-52021Gen-5.嵌入式深溝電容Gen-1Gen-32019Gen-3GenGen-22016.中介層面積2.0x.6HBM2:48GB..中介層面積1.5x20112023u下一代（第6代）“CoWoS”計(jì)劃于2023年開發(fā)，Si中介層尺寸更大，預(yù)計(jì)有四個(gè)掩模版，通過計(jì)算，面積達(dá)到約34002(第一代CoWoS中介層僅為7752)。邏輯部分預(yù)計(jì)配備兩個(gè)或更多帶有小芯片的迷你芯片，內(nèi)存部分預(yù)計(jì)配備12個(gè)HBM（HBM規(guī)范預(yù)計(jì)為HBM3）。2.4硅通孔（TSV）：3D封裝中TSV用于堆疊uu硅通孔是一種通過在硅片上鉆孔來容納電極芯片堆疊技術(shù)。相比采用傳統(tǒng)引線方法實(shí)現(xiàn)芯片與芯片（Chip-to-Chip）互連或芯片與基板（Chip-to-Substrate）互連，硅通孔通過在芯片上鉆孔并填充金屬等導(dǎo)電材料來實(shí)現(xiàn)芯片垂直互連。u硅通孔封裝主要優(yōu)勢在于性能優(yōu)越且封裝尺寸較小。使用引線鍵合芯片堆疊封裝利用引線連接至各個(gè)堆疊芯片側(cè)面，隨著堆疊芯片以及連接引腳（Pin）數(shù)量增加，引線變得更加復(fù)雜，且需更多空間來容納引線。相比之下，硅通孔芯片堆疊則不需要復(fù)雜布線，因而封裝尺寸更小。通過引線鍵通過硅通孔資料來源：資料來源：SKhynix、智芯仿真、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明362.4硅通孔（TSV）：TSV在3D封裝中應(yīng)用實(shí)例——HBMuHBM是一種封裝存儲(chǔ)器，可通過同一封裝內(nèi)的硅中介層與SoC集成在一起。通過這種方法，便可以克服傳統(tǒng)片外封裝存在的數(shù)據(jù)I/O封裝引腳限制的最大數(shù)量。DRAM通過堆疊的方式，疊在一起，Die之間用TVS方式連接；DRAM下面是DRAM邏輯控制單元，對DRAM進(jìn)行控制；GPU和DRAM通過uBump和Interposer(起互聯(lián)功能的硅片)連通Interposer再通過Bump和Substrate(封裝基板)連通到BALL；最后BGABALL連接到PCB上。2.4硅通孔（TSV）：2.5D封裝Vs.3D封裝u2.5D封裝：將處理器、記憶體或是其他芯片，并列排在硅中介板上，經(jīng)由微凸塊連結(jié)，讓硅中介板之內(nèi)金屬線可連接不同芯片電子訊號(hào)；再透過硅穿孔（TSV）來連結(jié)下方金屬凸塊，再經(jīng)由導(dǎo)線載板連結(jié)外部金屬球，實(shí)現(xiàn)芯片、芯片與封裝基板之間互連。u3D集成和2.5D集成的主要區(qū)別在于：2.5D封裝是在中介層Interposer上進(jìn)行布線和打孔，而3D封裝是直接在芯片上打孔和布線，連接上下層芯片。2.5D與3D封裝示意圖2.5D與3D封裝內(nèi)部結(jié)構(gòu)圖資料來源：OFwek、中時(shí)新聞網(wǎng)、SemiconductorEnginering、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明382.5混合鍵合（HB）：混合鍵合利用范德華力實(shí)現(xiàn)uu混合鍵合是通過分子間作用力(范德華力)實(shí)現(xiàn)，使用化學(xué)機(jī)械拋光對大馬士革布線層進(jìn)行表面處理，CMP過程還可以減少Cu線路腐蝕和Cu凹陷。當(dāng)Cu和Si02的光滑界面相互接觸時(shí)形成范德華力。為增強(qiáng)表面結(jié)合力，通常需要增加等離子體活化工序，然后再通過高精度倒裝熱壓工序，實(shí)現(xiàn)多界面之間混合鍵合。uHB技術(shù)簡化3D堆疊布線層，與含有TSV的3D堆疊技術(shù)相比，HB工藝中銅觸點(diǎn)pitchsize少于10微米，可實(shí)現(xiàn)更高互聯(lián)密度HB技術(shù),且可直接省略再布線，使設(shè)計(jì)難度降低，避免再布線及倒裝回流焊可提高可靠性。資料來源：半導(dǎo)體在線、芯智訊、華金證券研究所資料來源：半導(dǎo)體在線、芯智訊、華金證券研究所Co-D2W：CollectiveDie-to-WaDP-D2W：DirectCo-D2W：CollectiveDie-to-WaDP-D2W：DirectPlacementDie-to-uuHybridBonding技術(shù)最早實(shí)際應(yīng)用于SONY公司高端數(shù)據(jù)存儲(chǔ)及處理芯片的晶圓直接鍵合，實(shí)現(xiàn)大規(guī)模圖像數(shù)據(jù)高效并行傳輸，后來該技術(shù)被廣泛應(yīng)用于邏輯芯片及存儲(chǔ)芯3D互連。由于需要解決不同裸片尺寸芯片間直接鍵合，混合鍵合應(yīng)用從WafertoWafer（W2W）基礎(chǔ)上發(fā)展出DietoWafer（D即將切割好裸片一個(gè)個(gè)貼到另一個(gè)完整晶圓上，和uCo-D2W：將切割好Die用臨時(shí)鍵合方式粘到Carrier晶圓上，隨后整片和另一片產(chǎn)品晶圓整片鍵合再解鍵。該技術(shù)類似于W2W，相對成熟，但一次D2W疊加一次W2W方式容易累計(jì)誤差，Carrier晶圓處理成本uDP-D2W：將切好Die一顆顆放置于另一片產(chǎn)品晶圓對應(yīng)位置。該路線位置精度將會(huì)提高且對Die厚度請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明40請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明402.6四大連接技術(shù)對比資料來源：半導(dǎo)體封裝工程師之家、華金證券研究所資料來源：半導(dǎo)體封裝工程師之家、華金證券研究所2.7板級(jí)埋入式封裝：無需Si中介層及TSV工藝uuEMIB是將帶有多層導(dǎo)電金屬（backendofline，BEOL）互連的超薄硅片埋入有機(jī)封裝基板的最上層，通過焊球與倒裝芯片的連接，以實(shí)現(xiàn)兩個(gè)或多個(gè)芯片之間的局部高密度互連。與傳統(tǒng)封裝中在基板表面貼裝芯片或元件不同，板級(jí)埋入式封裝直接將芯片或元件嵌入基板中間，因此它具有更短的互連路徑、更小的體積、更優(yōu)的電u與臺(tái)積電的CoWoS-S封裝相比，EMIB封裝既不需要TSV工也不需要Si資料來源：智芯仿真、電子發(fā)燒友、華金證券研究所資料來源：智芯仿真、電子發(fā)燒友、華金證券研究所先進(jìn)封裝：打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)技術(shù)分析：橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石產(chǎn)業(yè)鏈：材料與設(shè)備任重道遠(yuǎn)，先進(jìn)封裝粲然可觀?3.1封裝材料：各類半導(dǎo)體封裝材料集中度較高，國產(chǎn)替代呈現(xiàn)兩極分化?3.1.1高端基板:先進(jìn)封裝帶動(dòng)高端基板需求，國產(chǎn)化亟待突破?3.1.2環(huán)氧塑封料:傳統(tǒng)封裝中國產(chǎn)化較高，先進(jìn)封裝中外資廠商仍處壟斷地位?3.3.1封裝市場有望超1,300億美元，先進(jìn)封裝占比超50%?3.3.22027年先進(jìn)封裝市場規(guī)模有望達(dá)650億美元??3.2.1封裝設(shè)備：封測設(shè)備占比有望提升至19%，貼片機(jī)為核心設(shè)備?3.2.2先進(jìn)封裝設(shè)備：晶圓劃片前融入封裝工藝步驟，前道設(shè)備需求加劇?3.3.3代工廠搶占先進(jìn)封裝市場份額，6大廠商加工先進(jìn)封裝?3.3.4OSAT競爭格局穩(wěn)定，日月光集團(tuán)、安靠科技、長電穩(wěn)居行業(yè)現(xiàn)狀：制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝應(yīng)用與需求：芯粒IP復(fù)用延續(xù)摩爾定律，新建晶圓廠與產(chǎn)線擴(kuò)產(chǎn)共促封測需求請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明43一一一一-—塑封一切割一u先進(jìn)封裝發(fā)展拉動(dòng)封裝材料需求，2027年市場規(guī)模有望達(dá)300美元。根據(jù)SEMI數(shù)據(jù)，2022年全球半導(dǎo)體材料市場收入增長8.9%達(dá)727億美元，其中封裝材料市場規(guī)模為280億美元，同比增長6.3%，其中有機(jī)基板領(lǐng)域增長積極推動(dòng)封裝材料市場；介電材料和底部填充的發(fā)展推動(dòng)對扇入和扇出晶圓級(jí)封裝(FOWLP)、倒裝芯片和2.5D/3D封裝的強(qiáng)勁需求。使用RDL（重新分布層）硅中介層和有機(jī)中介層等新型基板技術(shù)也是封裝解決方案關(guān)鍵增長動(dòng)力，2027年全球半導(dǎo)體封裝材料市場預(yù)計(jì)達(dá)到298億美元。20222021資料來源：資料來源：SEMI、艾瑞咨詢、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明443.1封裝材料：各類半導(dǎo)體封裝材料集中度較高，國產(chǎn)替代呈現(xiàn)兩極分化u各類半導(dǎo)體封裝材料集中度較高，日本企業(yè)占主導(dǎo)地位，部分領(lǐng)域中國廠商躋身前列。從競爭格局來看，各類半導(dǎo)體封裝材料市場集中度較高。日本廠商在各類封裝材料領(lǐng)域占據(jù)主導(dǎo)地位，部分中國大陸廠商已躋身前列（引線框架、包封材料），成功占據(jù)一定市場份額。在國產(chǎn)替代方面，根據(jù)頭豹研究院數(shù)據(jù)，中國半導(dǎo)體封裝材料整體國產(chǎn)化率約30%，其中引線框架、鍵合金屬絲的國產(chǎn)替化率最高，分別達(dá)到40%和30%，而陶瓷封裝材料、芯片粘結(jié)材料與封裝基板等材料國產(chǎn)化率僅5%-10%。揖斐電（11%）長春集團(tuán)（4%）--資料來源：艾瑞咨詢、華金證券研究所資料來源：艾瑞咨詢、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明45 2高疊層：基板增層數(shù)量將從10層增加到18層及以上3精細(xì)線路：線寬/線間距將減小到5μm/5μm以下疊u先進(jìn)封裝技術(shù)帶動(dòng)ABF載板需求。先進(jìn)封裝能協(xié)助芯片整合在面積不變下，促成更高效率，透過芯片間互聯(lián)封裝技術(shù)，完成來自不同制程、不同材料各個(gè)芯片置于中介層基板之上進(jìn)行整合，要將這些芯片整合在一起，就是需要更大ABF載板來放置。FCBGA憑借內(nèi)部采FC、外部采BGA的封裝方式，成為目前主流的封裝技術(shù)，作為ABF載板應(yīng)用較多的封裝技術(shù)，F(xiàn)CBGAI/O數(shù)量達(dá)到32-48，因而擁有非常優(yōu)異的性能與成本優(yōu)勢。此外，2.5D封裝I/O數(shù)量是2DFC封裝數(shù)倍以上，在顯著提升高階芯片效能同時(shí)，所需的ABF載板也變得更為復(fù)雜。Intel嵌入式封裝技術(shù)，I/O數(shù)高達(dá)250-1000，提高芯片互連密度，并且將硅中介層內(nèi)嵌于ABF，增加ABF面積、層數(shù)與制作難度，將消耗更多ABF產(chǎn)能。資料來源：《探討資料來源：《探討FCBGA基板技術(shù)的發(fā)展趨勢及應(yīng)用前景（方志丹，于中堯，武曉萌，王啟東）》、電子發(fā)燒友、半導(dǎo)體在線、立鼎產(chǎn)業(yè)研究院、品格資本、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明46daeduck（韓） 投資總額(億元)////uu日本、韓國及中國臺(tái)灣省封裝基板供應(yīng)量占80%以上。根據(jù)Prismark數(shù)據(jù)，2020年IC載板市場前10大廠商合計(jì)占比83%（均來自中國臺(tái)灣省、日本及韓國），前三家廠商Unimicron（中國臺(tái)灣?。?、Ibiden（日本）、SEMCO（韓國）分別占據(jù)15%、11%和10%，合計(jì)市占率達(dá)36%；深南電路、安捷利美維、珠海越亞、興森科技等中國大陸基u高端FCBGA基板領(lǐng)域國內(nèi)量產(chǎn)能力較弱，國產(chǎn)化亟待突破。其中，深南電路FCBGA封裝基板已具備中階產(chǎn)品樣品制造能力，高階產(chǎn)品技術(shù)研發(fā)按期順利推進(jìn)；興森科技珠海FCBGA封裝基板項(xiàng)目完成產(chǎn)線建設(shè)并試產(chǎn)成功，2023年將全力開拓市場、導(dǎo)入量產(chǎn)客戶；廣州FCBGA封裝基板項(xiàng)目預(yù)計(jì)2023年第四季度3.1.2環(huán)氧塑封料:傳統(tǒng)封裝中國產(chǎn)化較高，先進(jìn)封裝中外資廠商仍處壟斷地位uu環(huán)氧塑封料（EMC），主要成分為環(huán)氧樹脂、酚醛固化劑、固化促進(jìn)劑、填充劑及脫模劑等。根據(jù)《我國集成電路材料專題系列報(bào)告》，90%以上集成電路均采用環(huán)氧塑封料作為包封材料，故環(huán)氧塑封料已成為現(xiàn)代半導(dǎo)體封裝中主導(dǎo)材料。u封裝市場蓬勃發(fā)展有望帶動(dòng)環(huán)氧塑封料需求，預(yù)計(jì)2025年國內(nèi)環(huán)氧塑封料需求量至少20萬噸。根據(jù)粉體網(wǎng)數(shù)據(jù)，目前在全世界范圍內(nèi)需要塑料封裝半導(dǎo)體元器件占市場總量98%以上，預(yù)計(jì)到2025年我國電子封裝領(lǐng)域?qū)Νh(huán)氧塑封料需求量將達(dá)到21-32萬噸。目前我國環(huán)氧塑封料產(chǎn)能約占全球產(chǎn)能35%，現(xiàn)已為世界上最大環(huán)氧塑封材料及封裝填料生產(chǎn)基地。環(huán)氧塑封料國產(chǎn)化程度環(huán)氧塑封料競爭格局市場份額主要被住友電木、藹司蒂、華海誠科市場份額基本由住友電木、藹司蒂等外資領(lǐng)先廠商占據(jù)數(shù)內(nèi)資廠商已陸續(xù)通過主流廠商的考核驗(yàn)證市場份額主要由住友電木、藹司蒂、京瓷等外資領(lǐng)先廠有限，華海誠科在該領(lǐng)域的技術(shù)與產(chǎn)品布局處于內(nèi)資廠商中領(lǐng)先地SiP、FOWLP/FOPLP等領(lǐng)域的封裝材料已陸續(xù)通3.2封裝設(shè)備：封測設(shè)備占比有望提升至19%，貼片機(jī)為先進(jìn)封裝核心制造環(huán)節(jié)制造環(huán)節(jié)封測環(huán)節(jié)封測環(huán)節(jié)資料來源：艾瑞咨詢、華金證券研究所資料來源：艾瑞咨詢、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明490封裝測試12230封裝測試1223344uu隨著先進(jìn)封裝不斷推進(jìn)，SiP技術(shù)、3D封裝等技術(shù)逐漸顯露潛力，封測設(shè)備在半導(dǎo)體設(shè)備行業(yè)中占比逐漸提升，根據(jù)CIC灼識(shí)咨詢預(yù)測，全球封測設(shè)備在半導(dǎo)體設(shè)備中占比將從2020年的16.7%提升到2025年的18.6%，市場體量將達(dá)到約190億美金。在封裝流程中，可將其按步驟分為貼片、引線、劃片與測試、切筋與塑封。根據(jù)CIC灼識(shí)咨詢預(yù)測2025年各類封測設(shè)備市場占比情況為：貼片機(jī)市場占31.6%，引線機(jī)市場約占22.2%，劃片和檢測設(shè)備占總市場份額的27.6%，切筋與塑封設(shè)備占比17.5%，電鍍設(shè)備在封裝設(shè)備行業(yè)中占比最小，在1.1%左右。u在先進(jìn)封裝過程中貼片機(jī)為核心設(shè)備。無論封裝方式如何演變，封裝過程都離不開貼裝過程。隨著芯片小型化的需求，要求貼片機(jī)精度范圍在3-5微米之間。為達(dá)到精細(xì)化貼裝，封裝廠先進(jìn)封裝產(chǎn)線對貼片機(jī)的準(zhǔn)確度、速度、良品率、穩(wěn)定性要求更高。11資料來源：CIC灼識(shí)咨詢、華金證券研究所資料來源：CIC灼識(shí)咨詢、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明50 u先進(jìn)封裝處于晶圓制造與封測中的交叉區(qū)域。先進(jìn)封裝要求在晶圓劃片前融入封裝工藝步驟，具體包括應(yīng)用晶圓研磨薄化、線路重排（RDL）、凸塊制作（Bumping）及三維硅通孔（TSV）等工藝技術(shù)。先進(jìn)封裝更多在晶圓層面上進(jìn)行，采用前道制造方式來制作后道連接電路，工藝流程的相似性使得兩者使用設(shè)備也大致相同，其中倒裝就要采用植球、電鍍、光刻、蝕刻等前道制造的工藝，2.5D/3D封裝TSV技術(shù)就需要光刻機(jī)、涂膠顯影設(shè)備、濕法刻蝕設(shè)備等，從而使得晶圓制造與封測前后道制程中出現(xiàn)中道交叉區(qū)域。3.2先進(jìn)封裝設(shè)備：晶圓劃片前融入封裝工藝步驟，前道設(shè)備需求加劇uTSV正在逐漸取代目前工藝比較成熟引線健合互聯(lián)技術(shù)，可通過直互連減小互聯(lián)長度，減小信號(hào)延遲，降低電容/電感，實(shí)現(xiàn)芯片間的低功耗，高速通訊，增加寬帶和器件集成的小型化。uTSV制作工藝流程復(fù)雜且良率較低，TSV填充難點(diǎn)在于避免在孔內(nèi)形成空洞或者縫隙，并盡量讓孔壁保持光滑，目前業(yè)界主要采用電鍍法填孔。但隨著通孔直徑隨著半導(dǎo)體制程工藝不斷縮小，通孔深寬比不斷提高，傳統(tǒng)電鍍法已經(jīng)越來越難以滿足TSV填孔需求。使用化學(xué)機(jī)械拋光和背面磨削法打磨晶圓背在暴露出電鍍銅后的硅晶圓的背面開始制作電資料來源：彬復(fù)資本、華金證券研究所資料來源：彬復(fù)資本、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明52中國先進(jìn)封裝占比有上升趨勢，2023年有望接近40%中國先進(jìn)封裝占比有上升趨勢，2023年有望接近40%uu2028年封裝市場規(guī)模有望達(dá)1360億美元，先進(jìn)封裝占比約為58%。根據(jù)Yole數(shù)據(jù)，預(yù)計(jì)2022年至2028年封裝市場預(yù)計(jì)將以6.9%復(fù)合年增長率增長，2028年將達(dá)到1,360億美元，其中傳統(tǒng)封裝市場年均復(fù)合增長率將放緩至3.2%，達(dá)到575億美元，先進(jìn)封裝為786億美元，占比為57.79%。3.3先進(jìn)封裝：2027年先進(jìn)封裝市場規(guī)模有望達(dá)650億美元uu先進(jìn)封裝市場有望達(dá)650億美元，芯片倒裝占比最大，芯片嵌入式封裝增速最快。根據(jù)Yole數(shù)據(jù)，2021年全球先進(jìn)封裝市場規(guī)模為374億美元，其中芯片倒裝占比最大為70%，2.5D/3D封裝次之；2027年全球先進(jìn)封裝市場規(guī)模預(yù)計(jì)為650億美元，其中芯片倒裝占比為66%（較2021年下滑4pcts),2.5D/3D占23%，約150億美元，芯片嵌入式增速最快，21-27年CAGR為24%。CAGR21?27：10%$15B2027$65B$0.2B$43BCAGR2021?2027資料來源：資料來源：Yole、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明54全球前十五大封裝廠商中，中家，中國臺(tái)灣7家03.3先進(jìn)封裝：代工廠搶占先進(jìn)封裝市場份額，6大廠商加工先進(jìn)封裝晶圓超80%全球前十五大封裝廠商中，中家，中國臺(tái)灣7家0u全球前十五大封裝廠商中，中國占10家，臺(tái)積電進(jìn)軍先進(jìn)封裝。根據(jù)Yole數(shù)據(jù)，外包半導(dǎo)體封裝和測試（OSAT）公司占2022年先進(jìn)封裝市場65.1%；2021年兩家IDM企業(yè)（英特爾和三星)、一家代工廠(臺(tái)積電)及全球三大OSAT企業(yè)(日月光集團(tuán)、安靠科技及長電科技)在內(nèi)六家企業(yè)加工超過80%先進(jìn)封裝晶圓。資料來源：資料來源：Yole、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明553.3先進(jìn)封裝：OSAT競爭格局穩(wěn)定，日月光集團(tuán)、安靠科技、長電穩(wěn)居前三甲u(yù)全球委外封裝廠商競爭格局較為穩(wěn)定且市場集中度較高，2022年中國廠商在市場占絕對優(yōu)勢。根據(jù)芯思想研究院數(shù)據(jù)，2017年-2022年全球委外封裝廠商中，市占率前三常年保持穩(wěn)定且集中度進(jìn)一步加劇，分別為日月光集團(tuán)、安靠科技、長電科技，2022年CR3為51.90%（2018年為47.67%2022年全球前十大委外封測廠商中，中國廠商占9家（中國大陸4家，中國臺(tái)灣5家），中國大陸市占率合計(jì)24.55%，中國臺(tái)灣市占率合計(jì)39.36%，國外僅安靠（美國）一家公司進(jìn)入全球前十，市占率為14.08%。12347.67%56.43%51.98%50.96%51.90%456789安靠長電科技通富微電力成科技華天科技智路封測京元電子頎邦科技南茂科技其他安靠長電科技通富微電力成科技華天科技智路封測京元電子頎邦科技南茂科技其他請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明56請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明56先進(jìn)封裝：打破IC發(fā)展限制，向高密度封裝時(shí)代邁進(jìn)技術(shù)分析：橫向連接/縱向堆疊奠定先進(jìn)封裝技術(shù)基石產(chǎn)業(yè)鏈：材料與設(shè)備任重道遠(yuǎn)，先進(jìn)封裝粲然可觀行業(yè)現(xiàn)狀：制造與IDM廠商入駐先進(jìn)封裝，開辟中道工藝前段（CoW/WoW)+后段（oS/InFO)=3DFabricSoIC為先進(jìn)封裝前段工序，由WoW及CoW技術(shù)構(gòu)成?4.3.1嵌入式多芯片互連橋?yàn)镮ntel2.5D封裝亮點(diǎn)?4.3.2Foveros將不同工藝、結(jié)構(gòu)、用途芯片整合?4.4日月光集團(tuán)：扇出型基板上晶片封裝（F?通過垂直堆疊方式大幅節(jié)省芯片上空間?4.7對比：先進(jìn)封裝領(lǐng)域內(nèi)國內(nèi)技術(shù)與頭部廠商差距較小應(yīng)用與需求：芯粒IP復(fù)用延續(xù)摩爾定律，新建晶圓廠與產(chǎn)線擴(kuò)產(chǎn)共促封測需求請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明57u下游應(yīng)用多點(diǎn)爆發(fā)挑戰(zhàn)計(jì)算極限，更快，更節(jié)能芯片需求增加。隨著云計(jì)算、大數(shù)據(jù)分析、人工智能、神經(jīng)網(wǎng)絡(luò)訓(xùn)練、人工智能推理、先進(jìn)智能手機(jī)移動(dòng)計(jì)算及自動(dòng)駕駛等應(yīng)用領(lǐng)域不斷發(fā)展，需要更快、更節(jié)能的芯片來滿足計(jì)算需求。在3D芯片堆疊方面，臺(tái)積電在系統(tǒng)整合芯片（TSMC-SoIC）技術(shù)加入微凸塊，以支持更具成本敏感度應(yīng)用；CoWoS平臺(tái)得以實(shí)現(xiàn)先進(jìn)邏輯及高帶寬存儲(chǔ)器整合，適用于人工智能、機(jī)器學(xué)習(xí)及數(shù)據(jù)中心等HPC應(yīng)用；整合型扇出層疊封裝技術(shù)（InFO_PoP）及InFO-3D支持移動(dòng)應(yīng)用，InFO-2.5D則支持HPC小芯片整合。裝4.1臺(tái)積電：SoIC為先進(jìn)封裝前段工序，由WoW及uSoIC技術(shù)將同構(gòu)和異構(gòu)小芯片集成到單個(gè)類似SoC芯片中，使芯片面積更小更薄，可整體集成到后端先進(jìn)封裝（CoWoS及InFO）中。臺(tái)積電SoIC為垂直裸片堆疊3D拓?fù)浞庋b，主要分為“Wafer-on-Wafer”（WOW）和“Chip-on-Wafer”（CoW）。其中，WOW拓?fù)湓诰A上集成了一個(gè)復(fù)雜的SoC裸片，并提供深溝槽電容器(DTC)結(jié)構(gòu)以實(shí)現(xiàn)最佳去耦。更通用CoW拓?fù)涠询B多個(gè)SoC裸片。RDLRDLuuInFO_PoP是FOWLP與PoP封裝的結(jié)合體,將不同類型芯片在垂直方向上堆疊在一起，下層為FOWLP封裝芯片，上層為DRAM等被動(dòng)芯片，封裝之間通過TIV進(jìn)行電氣互聯(lián)。InFO_PoP主要用于移動(dòng)平臺(tái)，自2016年以來，InFO_PoP出貨量超過12億臺(tái)。uInFO_oS（基板上）可封裝多個(gè)芯片，由再分布層及其微凸起連接到帶有TSV基板。InFO_oS投產(chǎn)已5年以上，專注于HPC客戶。DDRDDRDDRDDRDDRDDRDDRDDRDDRDDRDDRDDR基板uuI-CUBES是一種異構(gòu)技術(shù)，將一塊邏輯芯片與一組高帶寬存儲(chǔ)器(HBM)裸片水平放置在一個(gè)硅中介層上，實(shí)現(xiàn)高算力、高帶寬數(shù)據(jù)傳輸及低延遲等特點(diǎn)；I-CubeE技術(shù)采用硅嵌入結(jié)構(gòu)，不僅具有硅橋精細(xì)成像優(yōu)勢，也同時(shí)擁有PLP（面板級(jí)封裝技術(shù)）大尺寸、無硅通孔(TSV)結(jié)構(gòu)的RDL中介層等特點(diǎn)；H-Cube是一種混合基底結(jié)構(gòu)，將精細(xì)成像的ABF基底和HDI（高密度互連）基底技術(shù)相結(jié)合，可在I-Cube2.5D封裝中實(shí)現(xiàn)較大封裝尺寸。資料來源：三星半導(dǎo)體、華金證券研究所資料來源：三星半導(dǎo)體、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明61SamsungSamsungFoundry正在開發(fā)超精細(xì)的銅混合鍵合技術(shù)（例如低于4微米的規(guī)格）uu三星X-Cube技術(shù)消除中間中介層或硅橋，直接將靜態(tài)隨機(jī)內(nèi)存裸芯（SRAMDie）堆疊在邏輯裸芯(LogicDie)之上。三星已用7nmEUV工藝研制X-Cube樣片，其TSV柱以僅30μm間距連接到微型凸點(diǎn)（u-bump)，從而使SRAM無需中間介質(zhì)即可直接連接到管芯。與傳統(tǒng)PoP(PackageOnPackage)封裝相比，X-Cube提高了整體性能降低功耗。uX-Cube先進(jìn)封裝技術(shù)采用在Z軸堆疊邏輯裸片方法，提高動(dòng)態(tài)鍵合能力。利用Chip-on-Wafer及銅混合鍵合技術(shù)，通過增加單個(gè)堆棧芯片密度，進(jìn)一步提升X-CUBE速度或性能。資料來源：三星半導(dǎo)體、華金證券研究所資料來源：三星半導(dǎo)體、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明624.3Intel：嵌入式多芯片互連橋（EMIB）為Intel2.5D封裝亮點(diǎn)uu結(jié)構(gòu)簡單及信號(hào)干擾低是英特爾主導(dǎo)開發(fā)EMIB路線主要優(yōu)勢，應(yīng)用這一技術(shù)，封裝過程中無需制造覆蓋整個(gè)芯片硅中介層，以及遍布在硅中介層上大量硅通孔（TSV而只需使用較小硅橋在裸片間進(jìn)行互聯(lián)即可。與普通封裝技術(shù)相比，由芯片I/O至封裝引腳連接并未發(fā)生變化，而無需再通過TSV或硅中介層進(jìn)行走線。在降低不同裸片間傳輸延時(shí)同時(shí)也減少信號(hào)傳輸干擾。資料來源：Intel官網(wǎng)、華金證券研究所資料來源：Intel官網(wǎng)、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明63Foveros封裝過程與CoWoS較為類似，不同之處在于CoWoS中介層是一片裸Foveros封裝過程與CoWoS較為類似，不同之處在于CoWoS中介層是一片裸晶圓，是無源Foveros中介層是具有功能芯片，屬于有源第四代Foveros：FoverosDirectuuFoveros技術(shù)是英特爾首次引入3D堆疊優(yōu)勢，可實(shí)現(xiàn)在邏輯芯片上堆疊邏輯芯片，進(jìn)行橫向及縱向之間互連，凸點(diǎn)間距進(jìn)一步降低為50-25μm。Foveros為整合高性能、高密度和低功耗硅工u第三代Foveros技術(shù)：消除第一代頂部芯片需比底部芯片更小的限制，允許頂部芯片懸垂，構(gòu)建銅柱以連接基板，可從頂部芯片邊緣引入電力。與第二代Foveros相比，凸塊密度增加50%，u第四代Foveros技術(shù)：采用混合鍵合方式，其芯片間連接的凸點(diǎn)第三代Foveros：FoverosOmni資料來源：資料來源：AI芯天下、ANANDTECH、華金證券研究所請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明644.4日月光集團(tuán)：扇出型基板上晶片封裝（FOCoS）uFOCoS是一種安裝在高引腳數(shù)球柵陣列(BGA)基板上扇出封裝倒裝芯技術(shù)。扇出封裝具有重新分布層(RDL)，允許在多個(gè)芯片之間構(gòu)建更短芯片到芯片(D2D)互連。扇出封裝被視為單個(gè)芯片，然后倒裝芯片安裝到BGA基板上。FOCoS-CF由兩個(gè)面朝下ASIC小芯片組成，通過Cu通孔直接與RDL連接，并且Si裸片及扇出RDL(L/S2/2μm)之間沒有微凸塊。FOCoS-CL技術(shù)中ASIC芯片和2個(gè)HBM通過RDL(L/S2/2μm)和Cu微凸塊連接。FOCoS-Bridge技術(shù)中使用Si橋芯片(L/S0.6/0.6μm)嵌入扇出RDL層(L/S10/10μm)連通ASIC及HBM。請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明65請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明65uuSLIM及SWIFT方案均采用TSV-less工藝，簡化2.5DTSV硅中介層運(yùn)用時(shí)PECVD及CMP工序。SLIM利用前道代工，在硅片表面的無機(jī)介質(zhì)層上制作1μm，甚至亞微米金屬布線，再用有機(jī)介質(zhì)層制作金屬布線，通過倒裝互連、芯片塑封后，刻蝕去掉硅片，再制作BGA，完成三維集成。SWITT特點(diǎn)是在Carrier基板上制作多層布線，與芯片通過微凸點(diǎn)倒裝，然后塑封，通過穿透模塑料高銅柱實(shí)現(xiàn)三維垂直互連，進(jìn)一步在背面再做一層布線，用于與上封裝體進(jìn)行高密度互連。請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明66請仔細(xì)閱讀在本報(bào)告尾部的重要法律聲明664.6長電科技：TSV-uXDFOI全系列極高密度扇出型封裝解決方案是新型無硅通孔晶圓級(jí)極高密度封裝技術(shù)。在有機(jī)重布線堆疊中介層（RDLStackInterposer，RSI）上，放置一顆或多顆邏輯芯片（CPU/GPU等）或高帶寬內(nèi)存芯片（HBM）等，形成一顆高集成度的異構(gòu)封裝體，相較于2.5D硅通孔（TSV）封裝技術(shù)，具備更高性能、更高可靠性及更低成本等特性。該解決方案在線寬或線距可達(dá)到2μm的同時(shí)，可實(shí)現(xiàn)多層布線層，另外，采用了極窄節(jié)距凸塊互聯(lián)技術(shù)，封裝尺寸大，可集成多顆芯片、高帶寬內(nèi)存和無源器件。4.7對比：先進(jìn)封裝領(lǐng)域內(nèi)國內(nèi)技術(shù)與頭部廠商差距較小uu目前，全球半導(dǎo)體行業(yè)傳統(tǒng)集成電路封