使用Verilog設(shè)計(jì)的Quartus II入門(mén)指南

小時(shí)不識(shí)月Stupid&Hungry時(shí)常記記，以防忘掉！FPGA有關(guān)事宜，請(qǐng)?jiān)谛吕宋⒉〡COM張一同討論。。。[文檔].艾米電子-使用Verilog設(shè)計(jì)的QuartusII入門(mén)指南闡明本文的部分章節(jié)，來(lái)源于本人翻譯的TerasicDE2-115的英文入門(mén)文檔。

平臺(tái)硬件：艾米電子EP2C8-增強(qiáng)版套件軟件：QuartusII10.0+ModelSim-Altera6.5e(QuartusII10.0)StarterEdition

內(nèi)容經(jīng)典的CAD流程開(kāi)始新建工程錄入Verilog設(shè)計(jì)編譯設(shè)計(jì)引腳分派仿真設(shè)計(jì)電路編程及配置到FPGA器件測(cè)試設(shè)計(jì)電路

經(jīng)典的CAD流程計(jì)算機(jī)輔助設(shè)計(jì)（CAD）軟件，使得運(yùn)用可編程邏輯器件實(shí)現(xiàn)所需邏輯電路，變得輕易。例如現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）。經(jīng)典的FPGACAD設(shè)計(jì)流程如圖1所示。圖1經(jīng)典的FPGACAD設(shè)計(jì)流程

CAD流程包括如下環(huán)節(jié)：設(shè)計(jì)輸入——所需電路可通過(guò)原理圖方式或硬件描述語(yǔ)言方式（如Verilog或VHDL）進(jìn)行設(shè)計(jì)。綜合——輸入的設(shè)計(jì)被綜合進(jìn)入由邏輯元素（LEs，F(xiàn)PGA芯片提供）構(gòu)成的電路中。功能仿真——綜合電路被測(cè)試以驗(yàn)證其功能與否對(duì)的，次仿真不考慮時(shí)序原因。布局布線——CADFitter工具決定網(wǎng)表中定義的LEs怎樣布置成FPGA芯片中的實(shí)際LEs。時(shí)序分析——分析已布局布線電路中的不一樣途徑的傳播延遲，用以指示所需電路的性能。時(shí)序仿真——測(cè)試已布局布線電路，驗(yàn)證其與否在功能和時(shí)序上都對(duì)的。編程及配置——設(shè)計(jì)的電路，通過(guò)編程配置開(kāi)關(guān)，被實(shí)現(xiàn)到一種物理的FPGA芯片。配置開(kāi)關(guān)用于配置LEs和建立所需線路連接。

本指南簡(jiǎn)介QuartusII軟件的基本特性。展示怎樣使用Verilog硬件描述語(yǔ)言來(lái)設(shè)計(jì)和實(shí)現(xiàn)電路。使用GUI來(lái)實(shí)現(xiàn)QuartusII指令。通過(guò)本份指南，讀者將學(xué)習(xí)到：新建工程使用Verilog代碼錄入設(shè)計(jì)將綜合的電路布局到AlteraFPGA分派電路的輸入輸出到FPGA上的指定引腳仿真設(shè)計(jì)電路編程配置艾米電子EP2C8關(guān)鍵板上的FPGA芯片

1.開(kāi)始在QuartusII中設(shè)計(jì)的每個(gè)邏輯電路或子電路，叫做一種工程。軟件每次運(yùn)行一種工程，并將所有信息保留在單一文獻(xiàn)夾中。欲開(kāi)始一種新的邏輯電路設(shè)計(jì)，第一步就是新建一種文獻(xiàn)夾來(lái)保留文獻(xiàn)。為了保留本指南的設(shè)計(jì)文獻(xiàn)，在D盤(pán)新建introtutorial文獻(xiàn)夾。指南者運(yùn)行的范例為一種簡(jiǎn)樸的雙路燈控電路。打開(kāi)QuartusII軟件，將看到類(lèi)似于圖2的畫(huà)面。該顯示畫(huà)面包括若干窗口，顧客可使用鼠標(biāo)選擇，以訪問(wèn)QuartusII軟件的有關(guān)功能。QuartusII提供的大多數(shù)命令都可用菜單形式來(lái)訪問(wèn)。例如，在圖2中，在File標(biāo)簽下點(diǎn)擊左鍵，可打開(kāi)如圖3所示的菜單。用左鍵單擊Exit可退出QuartusII軟件。圖2QuartusII主體顯示

圖3File菜單一例

對(duì)于有些命令，需要持續(xù)訪問(wèn)兩個(gè)或以上的菜單才可以使用。

1.1QuartusII在線協(xié)助QuartusII軟件提供了輕易理解的在線文檔，可解答許多在使用軟件時(shí)碰到的問(wèn)題。顧客可通過(guò)選擇Help>Search來(lái)迅速訪問(wèn)協(xié)助話題，在打開(kāi)的對(duì)話框中，可以輸入關(guān)鍵字。此外一種措施是，內(nèi)容感應(yīng)協(xié)助，以迅速查找指定話題的文檔。在大多數(shù)的應(yīng)用中，按住鍵盤(pán)上的F1鍵將打開(kāi)一種顯示該應(yīng)用的可用命令的協(xié)助窗口。

2新建工程按如下環(huán)節(jié)新建工程：1.選擇File>NewProjectWizard，以打開(kāi)圖4所示窗口，可通過(guò)Don'tshowmethisintroductionagain跳過(guò)此窗口環(huán)節(jié)。單擊Next，出現(xiàn)圖5所示窗口。圖4引導(dǎo)的任務(wù)顯示

圖5創(chuàng)立新的工程

2.選擇工作文獻(xiàn)夾introtutorial，也可以使用您自己設(shè)定的文獻(xiàn)夾。工程必須有一種名字，一般狀況下，與頂層設(shè)計(jì)實(shí)體的名字相似。如圖5所示，選擇light作為工程名和頂層實(shí)體名。單擊Next。由于還沒(méi)有創(chuàng)立introtutorial文獻(xiàn)夾，QuartusII彈出一種對(duì)話框，問(wèn)詢(xún)與否新建所需文獻(xiàn)夾，如圖6所示。單擊Yes，將會(huì)引出圖7所示的窗口。圖6創(chuàng)立新的工程文獻(xiàn)夾與否？

圖7添加顧客指定設(shè)計(jì)文獻(xiàn)

3.假如沒(méi)有已存在的設(shè)計(jì)文獻(xiàn)，單擊Next，將會(huì)打開(kāi)如圖8所示的畫(huà)面。圖8選擇器件家族和指定的器件

4.艾米電子EP2C8關(guān)鍵板采用的器件為CycloneIIEP2C8Q208C8。此處選擇CycloneII器件家族，器件為PQFP封裝，有208個(gè)引腳，速度等級(jí)為8。單擊Next，出現(xiàn)圖9所示畫(huà)面。圖9指定第三方EDA工具

5.顧客可指定某些第三方EDA工具。持續(xù)Simulation選用ModelSim-Altera，格式為VerilogHDL。單擊Next，出現(xiàn)圖10所示窗口。

6.設(shè)置一覽如圖10所示。單擊Finish，返回QuartusII主體窗口。標(biāo)題欄將顯示light工程，如圖11所示。圖10工程設(shè)置一覽

圖11QuartusII顯示已建工程

3使用Verilog代碼設(shè)計(jì)輸入作為一種設(shè)計(jì)范例，我們將采用雙路的燈控電路，如圖12所示。此燈可由兩個(gè)按鍵中的任一按鍵來(lái)控制，x1和x2，按鍵的閉合對(duì)應(yīng)的邏輯值為1。真值表也同步在圖中給出。注意輸入x1和x2是異或的關(guān)系，不過(guò)我們?nèi)匀挥瞄T(mén)來(lái)顯示。圖12燈控電路

所需電路，如圖13所示，使用Verilog代碼來(lái)描述。注意，Verilog模塊叫做light，這個(gè)圖5所示的名稱(chēng)是一致的。此代碼的編輯可以使用任何可存儲(chǔ)ASCII碼的文本編輯器，或者使用QuartusII自帶的編輯器。當(dāng)然，文獻(xiàn)的名稱(chēng)可以任意??；而和頂層Verilog模塊的名稱(chēng)一致，是一種設(shè)計(jì)通例。文獻(xiàn)名稱(chēng)必須帶.v擴(kuò)展名，用以指示此文獻(xiàn)為Verilog文獻(xiàn)。所有，我們使用light.v這個(gè)名稱(chēng)。圖13圖12所示電路的Verilog代碼

3.1使用QuartusII文本編輯器本節(jié)將展示怎樣使用QuartusII文本編輯器。假如你喜歡使用其他文本編輯器來(lái)創(chuàng)立Verilog源文獻(xiàn)，可以逃過(guò)此節(jié)。選擇File>New打開(kāi)圖14所示窗口，選擇VerilogHDLFile，并單擊OK。這將打開(kāi)文本編輯器窗口。第一步是指定所創(chuàng)立的文獻(xiàn)的名稱(chēng)。選擇File>SaveAs，打開(kāi)圖15所示的對(duì)話框。選擇存儲(chǔ)類(lèi)型為VerilogHDLFile，填寫(xiě)名稱(chēng)為light.v。單擊Save，打開(kāi)圖16所示窗口。輸入圖13所示的代碼。使用Ctrl+s保留該文獻(xiàn)。圖14選擇新建的文獻(xiàn)類(lèi)型

圖15命名文獻(xiàn)

圖16文本編輯器窗口

3.1.1使用Verilog模板對(duì)于設(shè)計(jì)者來(lái)說(shuō)，Verilog的語(yǔ)法有時(shí)很難被記住。為了處理問(wèn)題，文本編輯器提供了Verilog模板集。這些模板提供了不一樣類(lèi)型的Verilog體現(xiàn)的范例，譬如module申明、always塊和設(shè)置語(yǔ)句的陳說(shuō)?？梢酝ㄟ^(guò)Edit>InsertTemplate>VerilogHDL來(lái)瀏覽這些模板，以熟悉這些資源，這是相稱(chēng)值得的。

3.3添加設(shè)計(jì)文獻(xiàn)到工程中正如圖7所討論的那樣，我們可以告訴QuartusII軟件，哪些文獻(xiàn)是目前工程的一部分。要查看目前的light工程中已包括的文獻(xiàn)列表，選擇Assignment>Setting>File，這將打開(kāi)圖17所示畫(huà)面。此外一種可用的措施是選擇標(biāo)簽Project>Add/RemoveFilesinProject。使用QuartusII文本編輯器創(chuàng)立文獻(xiàn)時(shí)，勾上Addfiletocurrentproject選項(xiàng)，所創(chuàng)立文獻(xiàn)即自動(dòng)加入到工程文獻(xiàn)列表。假如使用的不是QuartusII自帶的文本編輯器，那么圖17，列表中就沒(méi)有所創(chuàng)立的文獻(xiàn)，此時(shí)必須手動(dòng)添加文獻(xiàn)到工程文獻(xiàn)列表中。欲添加文獻(xiàn)到工程文獻(xiàn)列表中，單擊圖17中的FileName：的按鈕，彈出圖18所示對(duì)話框，選擇light.v，單擊Open。再次查看圖17畫(huà)面，此時(shí)所添加的文獻(xiàn)就已經(jīng)在文獻(xiàn)列表了。需要注意的是，在大多數(shù)案例中，QuartusII軟件可根據(jù)各個(gè)實(shí)體自動(dòng)找到對(duì)的的文獻(xiàn)，雖然某些文獻(xiàn)沒(méi)有被認(rèn)真地添加到工程中。然而，對(duì)于包括許多文獻(xiàn)的復(fù)雜工程，按照上述措施，添加指定所需文獻(xiàn)到工程中，是一種很好的設(shè)計(jì)通例。圖17設(shè)置窗口

圖18選擇文獻(xiàn)

4編譯設(shè)計(jì)電路在light.v中Verilog代碼，要通過(guò)幾種QuartusII工具的處理：分析代碼、綜合電路以及生成目的芯片的實(shí)現(xiàn)內(nèi)容。這些應(yīng)用程序被匯集在一起，且被稱(chēng)作編譯器。選擇Processing>StartCompilation運(yùn)行編譯器，或者單擊

按鈕運(yùn)行。在編譯過(guò)程中，QuartusII的左邊會(huì)顯示不一樣階段的進(jìn)度。編譯成功（或不成功）后，會(huì)彈出一種對(duì)話框。單擊OK確認(rèn)。QartusII會(huì)顯示圖19所示畫(huà)面的編譯匯報(bào)。當(dāng)編譯成功后，也可以通過(guò)

按鈕手動(dòng)打開(kāi)編譯匯報(bào)。圖19編譯匯報(bào)

在此窗口的左面，列出了許多信息的列表。如圖19所示，本工程使用了1個(gè)LE和3個(gè)引腳。

4.1錯(cuò)誤在編譯期間，QuartusII在消息窗口，會(huì)顯示生成的消息。假如此Verilog設(shè)計(jì)對(duì)的，其中一條消息就會(huì)顯示編譯成功及無(wú)錯(cuò)誤。假如編譯不是零錯(cuò)誤，那么在Verilog代碼中，至少有一種錯(cuò)誤。在這種狀況下，與錯(cuò)誤對(duì)應(yīng)的消息就會(huì)在消息窗口顯示。雙擊某條錯(cuò)誤信息，該信息將會(huì)滾動(dòng)顯示完整；并且打開(kāi)QuartusII自帶文本編譯器，Verilog代碼中的某行將被高亮顯示。類(lèi)似的，編譯器也會(huì)顯示許多警告消息。同樣的措施也合用于查看完整的警告消息。針對(duì)于某條錯(cuò)誤或警告消息，想得到更多信息，可選住此條消息，然后按住F1功能鍵，即可查看。我們將light.v的最終一行改成endmodules，重新編譯。QuartusII彈出對(duì)話框，匯報(bào)編譯錯(cuò)誤；單擊OK，以確認(rèn)。編譯匯報(bào)如圖20所示。在消息窗口，單擊Error標(biāo)簽，顯示圖21所示消息。雙擊第一條錯(cuò)誤信息，QuartusII文本編輯器打開(kāi)light.v，最終一行被高亮，如圖22所示。修正代碼，重新編譯，直至成功為止。圖20編譯匯報(bào)

圖21錯(cuò)誤信息

圖22指示錯(cuò)誤代碼的位置

5引腳分派在艾米電子EP2C8-增強(qiáng)版套件中，我們使用LED[1]代表f，SW[1]和SW[2]分別代表x1和x2，所需引腳映射如圖23所示。使用文本編輯器，新建一文獻(xiàn)，命名為pins’list.txt。錄入圖24所示內(nèi)容。選擇Assignments>ImportAssignments，打開(kāi)圖25所示窗口。選擇pins’list.txt途徑，單擊OK導(dǎo)入引腳配置。選擇Assignments>PinPlanner（或單擊

按鈕），打開(kāi)圖26所示窗口，查看引腳與否分派對(duì)的。圖23所需引腳映射

圖24引腳分派文獻(xiàn)——pins’list.txt

圖25導(dǎo)入設(shè)置

圖26查看引腳分派

5.1配置未用引腳未用引腳需要一定得約束，倘若沒(méi)有這些約束，就有也許出現(xiàn)某些莫名其妙的問(wèn)題。選擇Assignments>Device>DeviceandPinOptions>UnusedPins，打開(kāi)圖27所示窗口。一般狀況下，按照?qǐng)D28所示配置。圖27配置未用引腳

圖28配置未用引腳為三態(tài)輸入

6仿真所設(shè)計(jì)的電路在艾米電子EP2C8-增強(qiáng)版套件實(shí)現(xiàn)所需電路之前，審慎的做法是，先仿真以確定所設(shè)計(jì)電路與否對(duì)的。下面將簡(jiǎn)介怎樣使用ModelSim-Altera仿真：

6.1新建testbench文獻(xiàn)使用文本編輯器新建testbench文獻(xiàn)，文獻(xiàn)類(lèi)型與圖9一致，命名為light_tb.v；不要勾Addfiletocurrentproject選項(xiàng)，即不可加入到Quartus工程文獻(xiàn)夾列表。錄入圖29所示代碼。圖29light_tb.v

6.2設(shè)置ModelSim-Altera途徑第一次使用需要先設(shè)置ModelSim-Altera途徑。選擇Tools>Options>General>EDAToolOptions，打開(kāi)EDA工具選擇，如圖30所示，設(shè)置途徑。單擊OK，返回QuartusII主題界面。圖30設(shè)置ModelSim-Altera途徑

6.3添加仿真所需測(cè)試文獻(xiàn)選擇Assignments>Setting>EDAToolSetting>Simulation，打開(kāi)圖31所示窗口。在NativeLinksetting下，選擇Compiletestbench:標(biāo)簽，單擊TestBenches按鈕，打開(kāi)圖32所示窗口。單擊New，彈出設(shè)置窗口，命名Testbenchname:為light_tb（與前面編寫(xiě)light_tb.v一致）；在Filename:處，點(diǎn)擊…按鈕，添加light_tb文獻(xiàn)途徑；單擊Add，完畢后如圖33所示。持續(xù)三次單擊OK，返回QuartusII主題窗口。圖31仿真選項(xiàng)設(shè)置

圖32指定TestBenches

圖33添加TestBenches

6.4開(kāi)始仿真選擇Tools>RunEDASimulationTool>EDARTLSimulation，進(jìn)行RTL仿真；或者選擇Tools>RunEDASimulationTool>EDAGateLevelSimulation，進(jìn)行門(mén)級(jí)仿真。此處以RTL仿真為示范。選擇選擇Tools>RunEDASimulationTool>EDARTLSimulation，彈出圖34所示仿真畫(huà)面。稍等半晌，波形就會(huì)顯現(xiàn)。圖34ModelSim-Altera仿真畫(huà)面

在Wave窗口右上角，單擊

，最大化Wave窗口，以便查看波形，如圖35所示。將鼠標(biāo)放在想