校園直飲水工程合作合同書及校驗碼生成電路的設計

PAGE0PAGE5eq\o\ac(○,統(tǒng)eq\o\ac(○,統(tǒng))校園直飲水工程建設合作合同書甲方：乙方：廣州市水天水處理設備有限公司目前，由于環(huán)境及水質的嚴重污染，有些地區(qū)的水質原本就不達標，校園安裝直飲水系統(tǒng)是大勢所趨。為了積極響應黨和政府的號召，推動直飲水工程建設，完善學校生活飲用水配套設施，實現(xiàn)分質供水，改善飲水質量，讓學校師生員工低成本喝上衛(wèi)生、安全、優(yōu)質、新鮮的健康水；進一步提升甲方學校形象，擴大甲方學校的知名度和影響力；同時保障投資者的投資效益，并加強對直飲水工程的宣傳、管理工作，甲、乙雙方本著互惠互利、精誠合作的原則，經(jīng)友好協(xié)商就甲方校園直飲水工程的合作事宜，達成一致協(xié)議，簽訂合同如下：一、工程概況：1、工程名稱：校園直飲水工程2、工程地點：甲方校園內(nèi)3、建設單位：乙方4、設計、施工單位：乙方公司設計部、工程部5、施工時間：年月日至年月日二、工程內(nèi)容：安裝安吉爾（集團）研發(fā)設計的“水天世界”優(yōu)質直飲水系統(tǒng)，具體如下：1、以自來水為水源。2、設計、安裝主機房設備：配置：RO反滲透直飲水智能主機，包括：主機箱、不銹鋼純水箱、多級組泵、專用飲用水管道和電器控制系統(tǒng)等。3、安裝分機：配置：分機主體、專用管道和電器控制系統(tǒng)。4、設計、安裝主機與分機的各連接專用管道。三、合作方式：乙方承諾（1）提供項目全部投資。（2）免費提供全套直飲水系統(tǒng)設計、設備主機、分機、管道管線及施工安裝。（3）免費提供設備維修、保養(yǎng)、耗材更換，定期對水質進行跟蹤檢測，確保飲水符合國家標準。（4）每隔三年對營運系統(tǒng)免費進行一次全面升級。（5）承擔主機所用的自來水水費及電費（主機安裝獨立水、電表）。（6）根據(jù)甲方樓層布局，安裝獨立分機，方便師生24小時飲水。出水類型：熱水+冰水（7）提供直飲水費的（即%）作為甲方的管理費。甲方配合（1）提供主機房場地、電源接口、自來水接口以及管道管線、分機的安裝位置和空間。（2）負責設備的愛護、使用等方面的宣傳教育，設備管理、報檢報修等工作。（3）負責按每人每年（大寫）（即元/人）的標準收費，首期預交年。此后，每學期按相同標準收取，并在每年10月15日一次性將該學期的直飲水費付清給乙方。（4）承擔分機所用的電費。（5）人數(shù)確定：四、工程質量：1、乙方必須提供合格的直飲水設備。2、設備安裝完畢，經(jīng)當?shù)匦l(wèi)生部門檢測，水質合格后方正式投入使用。五、權利義務：1、甲方的權利和義務：（1）甲方必須履行合作方式中“甲方配合”的所有條款。（2）甲方有權隨時對直飲水水質進行檢測。（3）甲方對乙方在學校安裝的設備系統(tǒng)有管理義務，如有人為破壞或損壞，甲方有義務追究相關人員的責任，并及時對其執(zhí)行照價賠償（分機價格：500元/臺）。2、乙方的權利和義務：（1）乙方必須履行合作方式中“乙方承諾”的所有條款。（2）乙方有權隨時對甲方使用直飲水的人數(shù)進行核實。人數(shù)不符時，有權要求甲方及時修正，核實實際在校人數(shù)，并按實際人數(shù)補交費用。（3）乙方派專業(yè)工作人員每月度檢查水質。六、合同期限：1、合同有效期為年，即：從年月日至年月日2、乙方投放安裝的直飲水設備歸乙方所有。合同有效期滿后，如需續(xù)約，原則上按本合同所有條款執(zhí)行并簽訂補充合同。3、遇甲方中途校園喬遷，雙方另行協(xié)商設備的搬遷及安裝事宜。七、違約責任：1、甲方的責任：（1）如果甲方某學期未進行設備的愛護、使用等方面的宣傳教育，設備管理、報檢報修等工作，則該學期甲方管理費將減百分之二十（即：20%）。（2）如果甲方未按時向乙方交足每學期的直飲水費，則甲方須根據(jù)其逾期天數(shù)、欠交金額，按每天千分之五（即：5‰）繳納滯納金，連本金一起給乙方。（3）如果甲方連續(xù)兩個學期拒交直飲水費，則甲方必須按所欠水費和滯納金金額的雙倍賠償給乙方，同時，乙方有權立即撤走全部設備。（4）如果乙方設備所制的直飲水沒有水質問題，而甲方在合同期內(nèi)中途要終止合同，要乙方撤走設備，則甲方必須承擔乙方設備投入運營所剩年限的全部損失，按設備在甲方校園內(nèi)正常運營時的最高年度收費作為標準，向乙方一次性補齊所剩年限的金額。（5）在合同期內(nèi)，為了保障乙方設備投入正常運營，甲方不得安裝其他直飲水設備，亦不能向其他水產(chǎn)品公司購進飲用水。否則，視為甲方違約，違約責任同上一條款。2、乙方的責任：（1）如果乙方提供的是不合格的設備，則甲方有權終止乙方進行設備的安裝，直至乙方提供合格的設備為止。（2）如果乙方未按時安裝完設備并交付使用，乙方須根據(jù)逾期天數(shù)，按每天伍拾元（￥50）計算違約金，從直飲水費中扣除給甲方（若遇特殊情況，經(jīng)雙方協(xié)商同意，工期可順延），衛(wèi)生部門檢測水質直至出具報告的時間不計算在內(nèi)。（3）如果乙方不及時提供設備維修、保養(yǎng)、耗材更換，以及定期對出水水質跟蹤檢測，由此產(chǎn)生的水質問題，則乙方必須及時處理，并對造成的后果賠償損失（經(jīng)相關部門調(diào)查人為因素引起的事故除外）。（4）如果乙方設備所制的水存在根本性的水質問題，則乙方必須及時解決水質問題，或者無條件撤走全部設備，并恢復安裝地點環(huán)境外觀完好。（5）如果乙方?jīng)]有及時提供宣傳教育資料，則甲方可敦促乙方提供，或宣傳活動問題由乙方負責安排解決。八、其他：1、未盡事宜，由雙方另行協(xié)商制定補充協(xié)議，與本合同具有同等法律效力。2、履行合同過程中，任何問題可雙方協(xié)商解決，協(xié)商不成，可訴諸法律仲裁。3、合同附《水質檢驗報告書》復印件和《校園直飲水主機、分機安裝分布情況》各一份。本合同一式貳份，甲、乙雙方各執(zhí)貳份，自甲、乙雙方代表簽字、蓋章之日起即時生效。甲方：乙方：廣州市水天水處理設備有限公司法人代表：法人代表：電話：電話：傳真：傳真：地址：地址：簽約代表：簽約代表：戶名：戶名：廣州市水天水處理設備有限公司越秀分公司開戶行：開戶行：廣州市工商銀行帳號：帳號：年月日年月日課程設計教學院計算機學院課程名稱計算機組成原理課程設計題目校驗碼生成電路的設計專業(yè)計算機科學與技術班級計科一班姓名同組人員指導教師年1月11日目錄TOC\o"1-3"\h\u6864一概述 3294211.課程設計的目的 38592.課程設計的要求 35427二總體方案設計 4117651.設計原理 4291212.整體設計思路 4208183.EDA技術及QUARTUSII軟件的簡介 5292314.主要特點 8203765.具備的功能 8151816.分工情況 8247207.設計環(huán)境 96929三詳細設計 106081.12位的寄存器設計 1017702.奇偶校驗電路的設計 1133533.CRC碼生成電路的設計 11137244.17位寄存器設計 14265165.整體電路 1430998四.程序的調(diào)試與運行結果說明 16245451.建立工作庫文件夾和編輯設計文件 1611632.時序仿真 1789853.設置開始時間和結束時間及時間段 1848644.奇偶校驗碼波形圖 18197205.CRC碼校驗仿真波形圖 19318446.整合電路校驗碼的波形圖 199704五課程設計總結 2021193參考文獻 21一概述1.課程設計的目的1.理解和掌握該課程中的有關基本概念，程序設計思想和方法。2．培養(yǎng)綜合運用所學知識獨立完成課題的能力。3．培養(yǎng)勇于探索、嚴謹推理、實事求是、有錯必改，用實踐來檢驗理論，全方位考慮問題等科學技術人員應具有的素質。4．掌握從資料文獻、科學實驗中獲得知識的能力，提高學生從別人經(jīng)驗中找到解決問題的新途徑的悟性，初步培養(yǎng)工程意識和創(chuàng)新能力。2.課程設計的要求1.能夠熟練掌握計算機中校驗碼的工作原理及其多種實現(xiàn)方案；2.掌握硬件描述語言VHDL及原理圖設計方法；3.熟練掌握QuartusII軟件平臺；4.各小組按模塊分工，每人獨立完成自己負責的模塊；5.合作完成最終的硬件下載及調(diào)試；6.獨立撰寫符合要求的課程設計報告。二總體方案設計1.設計原理二進制信息位流沿一條線逐位在部件之間或計算機之間傳送稱為串行傳送。奇偶校驗碼是一種通過增加冗余位使得碼字中"1"的個數(shù)恒為奇數(shù)或偶數(shù)的編碼方法,它是一種檢錯碼。在實際使用時又可分為垂直奇偶校驗、水平奇偶校驗和水平垂直奇偶校驗等幾種。它是由k位的信息碼加上一位偶檢驗碼（或奇校驗碼組成)。奇偶校驗碼常用于存儲器讀、寫檢查或ASCII碼傳送過程中的檢查。在實際應用中，多采用奇校驗，因為奇校驗中不存在全“0”CRC碼一般是指k位信息碼之后拼接r位校驗碼。應用CRC碼的關鍵是如何從k位信息位簡便地得到r位效驗位，以及如何從k+r位信息碼判斷是否出錯。奇偶校驗碼的生成：奇偶校驗碼的實現(xiàn)方法是在每個被傳送碼的左邊或右邊加上1位奇偶校驗位“0”或“1CRC碼生成：多項式M(x)·x3除以生成多項式G(x)所得的r位余數(shù)為效驗位（為了得到R位余數(shù)，G(x)必須是r+1位）。然后將余數(shù)拼接在信息組左移r位空出的r位上，就構成了這個有效信息的CRC碼。（因為k=4,所以k-1=3位）CRC碼效驗：將收到的循環(huán)效驗碼用約定的生成多項式G(x)去除，如果碼字無誤則余數(shù)應為0，如果某一位出錯，則余數(shù)不為0，不同位數(shù)出錯余數(shù)不同。更換不同的待測碼字可以證明：余數(shù)與出錯位的對應關系是不變的，只與碼制和生成多項式有關，對于其他碼制或選用其他生成多項式，出錯模式將發(fā)生變化。如果循環(huán)碼有一位出錯，用G(x)作模2除將得到一個不為0的余數(shù)?？赏ㄟ^異或門將它糾正后在下一次移位時送回A16繼續(xù)移滿一個循環(huán)，就得到一個糾正后的碼字。2.整體設計思路1.利用QUARTUS軟件設計校驗碼生成電路，能實現(xiàn)奇偶校驗碼和循環(huán)冗余CRC碼的設計。2.用原理圖設計法設計奇偶校驗碼生成電路。3.用VHDL設計法設計循環(huán)冗余CRC碼生成電路。4.輸入12位二進制數(shù)據(jù)存放在A寄存器中，加碼后的數(shù)據(jù)以二進制顯示在發(fā)光二級管上。5.總電路的設計如下：M2M1M2M1CRC碼生成電路奇偶校驗碼生成電路CRC碼生成電路奇偶校驗碼生成電路IN（11~0）LDXXIN（11~0）LDXX圖2-1總電路示意圖3.EDA技術及QUARTUSII軟件的簡介EDA是ElectronicDesignAutomation(電子設計自動化)的縮寫。由于它是一門剛剛發(fā)展起來的新技術，涉及面廣，內(nèi)容豐富，理解各異，所以目前尚無一個確切的定義。但從EDA技術的幾個主要方面的內(nèi)容來看，可以理解為：EDA技術是以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，通過有關的開發(fā)軟件，自動完成用軟件的方式設計電子系統(tǒng)到硬件系統(tǒng)的一門新技術?？梢詫崿F(xiàn)邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化，邏輯布局布線、邏輯仿真。完成對于特定目標芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或專用集成芯片。EDA技術是伴隨著計算機、集成電路、電子系統(tǒng)的設計發(fā)展起來的，至今已有30多年的歷程。大致可以分為三個發(fā)展階段。20世紀70年代的CAD(計算機輔助設計)階段：這一階段的主要特征是利用計算機輔助進行電路原理圖編輯，PCB布同布線，使得設計師從傳統(tǒng)高度重復繁雜的繪圖勞動中解脫出來。20世紀80年代的QtE(計算機輔助工程設計)階段：這一階段的主要特征是以邏輯摸擬、定時分析、故障仿真、自動布局布線為核心，重點解決電路設計的功能檢測等問題，使設計而能在產(chǎn)品制作之前預知產(chǎn)品的功能與性能。20吐紀如年代是EDA(電子設計自動化)階段：這一階段的主要特征是以高級描述語言，系統(tǒng)級仿真和綜合技術為特點，采用“自頂向下”的設計理念，將設計前期的許多高層次設計由EDA工具來完成。EDA是電子技術設計自動化，也就是能夠幫助人們設計電子電路或系統(tǒng)的軟件工具。該工具可以在電子產(chǎn)品的各個設計階段發(fā)揮作用，使設計更復雜的電路和系統(tǒng)成為可能。在原理圖設計階段，可以使用EDA中的仿真工具論證設計的正確性；在芯片設計階段，可以使用EDA中的芯片設計工具設計制作芯片的版圖：在電路板設計階段，可以使用EDA中電路板設計工具設計多層電路板。特別是支持硬件描述語言的EDA工具的出現(xiàn)，使復雜數(shù)字系統(tǒng)設計自動化成為可能，只要用硬件描述語言將數(shù)字系統(tǒng)的行為描述正確，就可以進行該數(shù)字系統(tǒng)的芯片設計與制造。有專家認為，21世紀將是四A技術的高速發(fā)展期，EDA技術將是對21世紀產(chǎn)生重大影響的十大技術之一。EDA技術的基本特征:EDA代表了當今電子設計技術的最新發(fā)展方向.將EDA技術與傳統(tǒng)電子設計方法進行比較可以看出，傳統(tǒng)的數(shù)字系統(tǒng)設計只能在電路板上進行設計，是一種搭積木式的方式，使復雜電路的設計、調(diào)試十分困難；如果某一過程存在錯誤．查找和修改十分不便；對于集成電路設計而言，設計實現(xiàn)過程與具體生產(chǎn)工藝直接相關，因此可移植性差；只有在設計出樣機或生產(chǎn)出芯片后才能進行實泅，因而開發(fā)產(chǎn)品的周期長。而電子EDA技術則有很大不同，采用可編程器件，通過設計芯片來實現(xiàn)系統(tǒng)功能。采用硬件描述語言作為設計輸入和庫(LibraIy)的引入，由設計者定義器件的內(nèi)部邏輯和管腳，將原來由電路板設計完成的大部分工作故在芯片的設計中進行。由于管腳定義的靈活性，大大減輕了電路圖設計和電路板設計的工作量和難度，有效增強了設計的靈活性，提高了工作效率。并且可減少芯片的數(shù)量，縮小系統(tǒng)體積，降低能源消耗，提高了系統(tǒng)的性能和可靠性。能全方位地利用計算機自動設計、仿真和調(diào)試。硬件描述語言：硬件描述語言(HDL)是一種用于進行電子系統(tǒng)硬件設計的計算機高級語言，它采用軟件的設計方法來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式。硬件描述語言可以在三個層次上進行電路描述，其層次由高到低分為行為級、R，幾級和門電路級。常用硬件描述語言有WDL、Velllq和AHDL語言。WDL語言是一種高級描述語言，適用于行為級和R，幾級的描述；Vedlq語言和ABEL語言屬于一種較低級的描述語言，適用于R，幾級和門電路級的描述。現(xiàn)在WDL和Velllq作為工業(yè)標準硬件描述語言，已得到眾多EDA公司的支持，在電子工程領域，它們已成為事實上的通用硬件描述語言，承擔幾乎全部的數(shù)字系統(tǒng)的設計任務。應用Vf進行電子系統(tǒng)設計有以下優(yōu)點：(1)與其他硬件描述語言相比，WDL具有更強的行為描述能力，強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。(2)VHDL具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能檢查設計系統(tǒng)的功能可行性，并可以隨時對系統(tǒng)進行仿真。(3)Vf語句的行為描述能力和程序結構，決定了它具有支持大規(guī)模設計的分解和對已有設計的再利用功能。(4)用Vf完成的設計，可以利用EDA工具進行邏輯綜合和優(yōu)化，并可根據(jù)不同的目標芯片自動把Vf描述設計轉變成門級網(wǎng)表，這種設計方式極大地減少了電路設計的時間及可能發(fā)生的錯誤，從而降低了開發(fā)成本。(5)Vf0L對設計的描述具有相對獨立性，可以在設計者不僵硬件結構的情況下，也不必管最終設計的目標器件是什么，而進行獨立的設計。(6)由于VI具有類屬描述語句和子程序調(diào)用等功能，所以對于已完成的設計，可以在不改變源程序的情況廠，只需改變類屬參量或函數(shù)，就能很容易地改變及計的規(guī)模和結構。EDA技術的應用:電子EDA技術發(fā)展迅猛，逐漸在教學、科研、產(chǎn)品設計與制造等各方面都發(fā)揮著巨大的作用。在教學方面：幾乎所有理工科(特別是電子信息)類的高校都開設了EDA課程。主要是讓學生了解EDA的基本原理和基本概念、鱗握用佃L描述系統(tǒng)邏輯的方法、使用扔A工具進行電子電路課程的模擬仿真實驗并在作畢業(yè)設計時從事簡單電子系統(tǒng)的設計，為今后工作打下基礎。具有代表性的是全國每兩年舉辦一次大學生電子設計競賽活動。在科研方面：主要利用電路仿真工具(EwB或PSPICE、VLOL等)進行電路設計與仿真；利用虛擬儀器進行產(chǎn)品調(diào)試；將O)LI)／FPGA器件的開發(fā)應用到儀器設備中。例如在CDMA無線通信系統(tǒng)中，所有移動手機和無線基站都工作在相同的頻譜，為區(qū)別不同的呼叫，每個手機有一個唯一的碼序列，CDMA基站必須能判別這些不同觀點的碼序列才能分辨出不同的傳呼進程；這一判別是通過匹配濾波器的輸出顯示在輸人數(shù)據(jù)流中探調(diào)到特定的碼序列；FPGA能提供良好的濾波器設計，而且能完成DSP高級數(shù)據(jù)處理功能，因而FPGA在現(xiàn)代通信領域方面獲得廣泛應用。在產(chǎn)品設計與制造方面：從高性能的微處理器、數(shù)字信號處理器一直到彩電、音響和電子玩具電路等，EDA技術不單是應用于前期的計算機模擬仿真、產(chǎn)品調(diào)試，而且也在P哪的制作、電子設備的研制與生產(chǎn)、電路板的焊接、朋比的制作過程等有重要作用?？梢哉f電子EDA技術已經(jīng)成為電子工業(yè)領域不可缺少的技術支持。QuartusⅡ是Altera公司推出的新一代開發(fā)軟件，適合于大規(guī)模邏輯電路設計。QuartusⅡ軟件的前一代FPGA/CPLD集成開發(fā)環(huán)是MAX+PLUSⅡ。QuartusⅡ支持多種編輯輸入法，包括圖形編輯輸入法，VHDL、VerilogHDL和AHDL的文本編輯輸入法，圖形編輯輸入法，以及內(nèi)存編輯輸入法。QuartusⅡ與MATLAB和DSPBuilder結合可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關鍵EDA工具，與SOPCBuilder結合，可實現(xiàn)SOPC系統(tǒng)開發(fā)。4.主要特點奇偶檢驗電路只有找錯的功能，而沒有糾錯的功能根據(jù)代碼中全部位數(shù)相加的“和”來進行奇校驗或偶校驗?！昂汀辈僮鞯奶攸c：偶數(shù)個1，它的和總是0；奇數(shù)個1，它的和總是1。奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數(shù)個位錯誤，而不能檢測偶數(shù)個位出錯，也無法對出錯定位，無法自動校正錯誤能力。但由于電路簡單，仍被廣泛用于誤碼率不高的信息傳輸和存儲器存儲檢錯的場合。循環(huán)冗余校驗碼的特點：可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗位長度的突發(fā)錯。5.具備的功能循環(huán)冗余碼CRC在發(fā)送端編碼和接收端校驗時。都可以利用事先約定的生成多項式G(X)來得到K位要發(fā)送的信息位可對應于一個(k-1)次多項式K(X)，r位冗余位則對應于一個(r-1)次多項式R(X)由r位冗余位組成的n=k+r位碼字則對應于一個(n-1)次多項式T(X)=Xr*K(X)+R(X)。循環(huán)冗余校驗碼可檢查出所有奇數(shù)位數(shù)；可檢查出所有雙比特的錯；可檢查出所有小于、等于檢驗位長度的突發(fā)錯。奇偶校驗編碼方式和檢驗電路只能測出一位出錯或者奇數(shù)個位錯誤，而不能檢測偶數(shù)個位出錯，也無法對出錯定位，無法自動校正錯誤能力。6.分工情況我們小組由四個人，每個人都分配了不同的任務。其中，我的任務就是把小組中其他幾個人做好的電路模塊整合成完整的電路圖，然后正對總的電路圖做出仿真波形，檢驗電路圖是否正確。7.設計環(huán)境1.硬件環(huán)境：微機；2.EDA環(huán)境:QuartusⅡ設計軟件。三詳細設計1.12位的寄存器設計我們要設計12位信息碼的校驗碼生成電路，首先我們要設計12位的寄存器來存放這12位信息碼。設計步驟:首先創(chuàng)建一個文件夾，然后在QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個VHDL 文件，然后寫上生成12位寄存器的VHDL代碼，再對生成的12位寄存器進行打包，即可生成12位的寄存器芯片。12位寄存器的VHDL代碼：libraryieee;useieee.std_logic_1164.all;entityjicunqi_12isport(datain:instd_logic_vector(11downto0);load:instd_logic;q11,q10,q9,q8,q7,q6,q5,q4,q3,q2,q1,q0:outstd_logic;q:outstd_logic_vector(11downto0));end;architectureoneofjicunqi_12isbeginprocess(datain,load)beginifload='1'thenq<=datain;q0<=datain(0);q1<=datain(1);q2<=datain(2);q3<=datain(3);q4<=datain(4);q5<=datain(5);q6<=datain(6);q7<=datain(7);q8<=datain(8);q9<=datain(9);q10<=datain(10);q11<=datain(11);endif;endprocess;endone;2.奇偶校驗電路的設計對于奇偶校驗電路的設計，我們可以直接根據(jù)其校驗碼的生成原理在QuartusⅡ軟件上設計出其電路圖。奇偶校驗電路是由10個異或門組成。設計步驟：首先創(chuàng)建一個文件夾，然后在QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個BlockDigramFile，然后根據(jù)其原理畫出生成奇偶校驗碼的電路圖，再對生成的奇偶校驗碼生成電路進行打包，即可生成12位信息碼的奇偶校驗電路芯片。奇偶校驗碼生成電路圖：圖3-1奇偶校驗電路圖3-1奇偶校驗電路3.CRC碼生成電路的設計CRC碼生成電路所有模塊中最重要的一部分。我么事通過編寫VHDL代碼生成器電路圖的。設計步驟：首先創(chuàng)建一個文件夾，然后在QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個VHDL 文件，然后寫上CRC碼生成電路的VHDL代碼，再對生成的CRC碼生成電路進行打包，即可生成CRC碼生成電路的芯片。CRC碼生成電路的VHDL代碼：LIBRARYieee;USEieee.std_logic_1164.ALL;USEieee.std_logic_unsigned.ALL;USEieee.std_logic_arith.ALL;ENTITYcrcmISPORT(clk,hrecv,datald:INstd_logic;sdata:INstd_logic_vector(11DOWNTO0);datacrco:OUTstd_logic_vector(16DOWNTO0);datacrci:INstd_logic_vector(16DOWNTO0);rdata:OUTstd_logic_vector(11DOWNTO0);datafini:OUTstd_logic;ERROR0,hsend:OUTstd_logic);ENDcrcm;ARCHITECTUREcommOFcrcmISCONSTANTmulti_coef:std_logic_vector(5DOWNTO0):="110101";--多項式系數(shù),MSB一定為'1'SIGNALcnt,rcnt:std_logic_vector(4DOWNTO0);SIGNALdtemp,sdatam,rdtemp:std_logic_vector(11DOWNTO0);SIGNALrdatacrc:std_logic_vector(16DOWNTO0);SIGNALst,rt:std_logic;BEGINPROCESS(clk)VARIABLEcrcvar:std_logic_vector(5DOWNTO0);BEGINIF(clk'eventANDclk='1')THENIF(st='0'ANDdatald='1')THENdtemp<=sdata;sdatam<=sdata;cnt<=(OTHERS=>'0');hsend<='0';st<='1';ELSIF(st='1'ANDcnt<7)THENcnt<=cnt+1;IF(dtemp(11)='1')THENcrcvar:=dtemp(11DOWNTO6)XORmulti_coef;dtemp<=crcvar(4DOWNTO0)&dtemp(5DOWNTO0)&'0';ELSEdtemp<=dtemp(10DOWNTO0)&'0';ENDIF;ELSIF(st='1'ANDcnt=7)THENdatacrco<=sdatam&dtemp(11DOWNTO7);hsend<='1';cnt<=cnt+1;ELSIF(st='1'ANDcnt=8)THENhsend<='0';st<='0';ENDIF;ENDIF;ENDPROCESS;PROCESS(hrecv,clk)VARIABLErcrcvar:std_logic_vector(5DOWNTO0);BEGINIF(clk'eventANDclk='1')THENIF(rt='0'ANDhrecv='1')THENrdtemp<=datacrci(16DOWNTO5);rdatacrc<=datacrci;rcnt<=(OTHERS=>'0');ERROR0<='0';rt<='1';ELSIF(rt='1'ANDrcnt<7)THENdatafini<='0';rcnt<=rcnt+1;rcrcvar:=rdtemp(11DOWNTO6)XORmulti_coef;IF(rdtemp(11)='1')THENrdtemp<=rcrcvar(4DOWNTO0)&rdtemp(5DOWNTO0)&'0';ELSErdtemp<=rdtemp(10DOWNTO0)&'0';ENDIF;ELSIF(rt='1'ANDrcnt=7)THENdatafini<='1';rdata<=rdatacrc(16DOWNTO5);rt<='0';IF(rdatacrc(4DOWNTO0)/=rdtemp(11DOWNTO7))THENERROR0<='1';ENDIF;ENDIF;ENDIF;ENDPROCESS;ENDcomm;4.17位寄存器設計對于12位信息碼所產(chǎn)生的17位CRC碼，我們需要17位的寄存器進行存儲。17位寄存器的設計方法是相同的，只需要對VHDL帶代碼做適當?shù)男薷摹?.整體電路通過前面幾步的設計，我們已經(jīng)把所有模塊都設計完了，現(xiàn)在我們就是把前面設計好電路整起來，組成一個完整的電路。整合步驟：首先創(chuàng)建一個文件夾，然后在QuartusⅡ軟件上新建一個工程并存放在所創(chuàng)建那個文件夾中，再在剛所新建的工程中新建一個BlockDigramFile，然后將前面已經(jīng)做好的模塊添加到該文件中，再將它們連起來。即可組成一個完整的電路圖。整合電路圖：圖3-2整合后的電路圖3-2整合后的電路四.程序的調(diào)試與運行結果說明總電路設計完成以后，接著一步就是檢驗檢驗電路是否正確。我們在QUARTUSII