FPGA四大設(shè)計(jì)要點(diǎn)解析及應(yīng)用方案集錦VIP

FPGA四大設(shè)計(jì)要點(diǎn)解析及應(yīng)用方案集錦本文敘述概括了FPGA應(yīng)用設(shè)計(jì)中的要點(diǎn)，包括，時(shí)鐘樹(shù)、FSM、latch、邏輯仿真四個(gè)部分。FPGA的用處比我們平時(shí)想象的用處更廣泛，原因在于其中集成的模塊種類(lèi)更多，而不僅僅是原來(lái)的簡(jiǎn)單邏輯單元（LE）。早期的FPGA相對(duì)比較簡(jiǎn)單，所有的功能單元僅僅由管腳、內(nèi)部buffer、LE、RAM構(gòu)建而成，LE由LUT（查找表）和D觸發(fā)器構(gòu)成，RAM也往往容量非常小。現(xiàn)在的FPGA不僅包含以前的LE，RAM也更大更快更靈活，管教IOB也更加的復(fù)雜，支持的IO類(lèi)型也更多，而且內(nèi)部還集成了一些特殊功能單元，包括：DSP：實(shí)際上就是乘加器，F(xiàn)PGA內(nèi)部可以集成多個(gè)乘加器，而一般的DSP芯片往往每個(gè)core只有一個(gè)。換言之，F(xiàn)PGA可以更容易實(shí)現(xiàn)多個(gè)DSPcore功能。在某些需要大量乘加計(jì)算的場(chǎng)合，往往多個(gè)乘加器并行工作的速度可以遠(yuǎn)遠(yuǎn)超過(guò)一個(gè)高速乘加器。SERDES：高速串行接口。將來(lái)PCI-E、XAUI、HT、S-ATA等高速串行接口會(huì)越來(lái)越多。有了SERDES模塊，F(xiàn)PGA可以很容易將這些高速串行接口集成進(jìn)來(lái)，無(wú)需再購(gòu)買(mǎi)專(zhuān)門(mén)的接口芯片。CPUcore：分為2種，軟core和硬core。軟core是用邏輯代碼寫(xiě)的CPU模塊，可以在任何資源足夠的FPGA中實(shí)現(xiàn)，使用非常靈活。而且在大容量的FPGA中還可以集成多個(gè)軟core，實(shí)現(xiàn)多核并行處理。硬core是在特定的FPGA內(nèi)部做好的CPUcore，優(yōu)點(diǎn)是速度快、性能好，缺點(diǎn)是不夠靈活。不過(guò)，F(xiàn)PGA還是有缺點(diǎn)。對(duì)于某些高主頻的應(yīng)用，F(xiàn)PGA就無(wú)能為力了?，F(xiàn)在雖然理論上FPGA可以支持的500MHz，但在實(shí)際設(shè)計(jì)中，往往200MHz以上工作頻率就很難實(shí)現(xiàn)了。FPGA設(shè)計(jì)要點(diǎn)之一：時(shí)鐘樹(shù)對(duì)于FPGA來(lái)說(shuō)，要盡可能避免異步設(shè)計(jì)，盡可能采用同步設(shè)計(jì)。同步設(shè)計(jì)的第一個(gè)關(guān)鍵，也是關(guān)鍵中的關(guān)鍵，就是時(shí)鐘樹(shù)。一個(gè)糟糕的時(shí)鐘樹(shù)，對(duì)FPGA設(shè)計(jì)來(lái)說(shuō)，是一場(chǎng)無(wú)法彌補(bǔ)的災(zāi)難，是一個(gè)沒(méi)有打好地基的大樓，崩潰是必然的。具體一些的設(shè)計(jì)細(xì)則：1）盡可能采用單一時(shí)鐘；2）如果有多個(gè)時(shí)鐘域，一定要仔細(xì)劃分，千萬(wàn)小心；3）跨時(shí)鐘域的信號(hào)一定要做同步處理。對(duì)于控制信號(hào)，可以采用雙采樣；對(duì)于數(shù)據(jù)信號(hào)，可以采用異步fifo。需要注意的是，異步fifo不是萬(wàn)能的，一個(gè)異步fifo也只能解決一定范圍內(nèi)的頻差問(wèn)題。4）盡可能將FPGA內(nèi)部的PLL、DLL利用起來(lái)，這會(huì)給你的設(shè)計(jì)帶來(lái)大量的好處。5）對(duì)于特殊的IO接口，需要仔細(xì)計(jì)算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設(shè)置的delay等多種工具來(lái)實(shí)現(xiàn)。簡(jiǎn)單對(duì)管腳進(jìn)行Tsu、Tco、Th的約束往往是不行的?？赡苷f(shuō)的不是很確切。這里的時(shí)鐘樹(shù)實(shí)際上泛指時(shí)鐘方案，主要是時(shí)鐘域和PLL等的規(guī)劃，一般情況下不牽扯到走線時(shí)延的詳細(xì)計(jì)算（一般都走全局時(shí)鐘網(wǎng)絡(luò)和局部時(shí)鐘網(wǎng)絡(luò)，時(shí)延固定），和ASIC中的時(shí)鐘樹(shù)不一樣。對(duì)于ASIC，就必須對(duì)時(shí)鐘網(wǎng)絡(luò)的設(shè)計(jì)、布線、時(shí)延計(jì)算進(jìn)行仔細(xì)的分析計(jì)算才行。FPGA設(shè)計(jì)要點(diǎn)之二：FSMFSM：有限狀態(tài)機(jī)。這個(gè)可以說(shuō)時(shí)邏輯設(shè)計(jì)的基礎(chǔ)。幾乎稍微大一點(diǎn)的邏輯設(shè)計(jì)，幾乎都能看得到FSM。FSM分為moore型和merly型，moore型的狀態(tài)遷移和變量無(wú)關(guān)，merly型則有關(guān)。實(shí)際使用中大部分都采用merly型。FSM通常有2種寫(xiě)法：?jiǎn)芜M(jìn)程、雙進(jìn)程。初學(xué)者往往喜歡單進(jìn)程寫(xiě)法，格式如下：always@（posedgeclkorposedgerst）beginif（rst==1‘b1）FSM_status<=。。.。。.;elsecase（FSM_status）。。.。。.;endcaseend簡(jiǎn)單的說(shuō)，單進(jìn)程FSM就是把所有的同步、異步處理都放入一個(gè)always中。FPGA設(shè)計(jì)要點(diǎn)之三：latch首先回答一下：1）stateCAD沒(méi)有用過(guò)，不過(guò)我感覺(jué)用這個(gè)東東在構(gòu)建大的系統(tǒng)的時(shí)候似乎不是很方便。也許用systemC或者systemVerilog更好一些。2）同步、異步的叫法是我所在公司的習(xí)慣叫法，不太對(duì)，不過(guò)已經(jīng)習(xí)慣了，呵呵。這次講一下latch。latch的危害已經(jīng)說(shuō)過(guò)了，這里不再多說(shuō)，關(guān)鍵講一下如何避免。1）在組合邏輯進(jìn)程中，if語(yǔ)句一定要有else！并且所有的信號(hào)都要在if的所有分支中被賦值。always@（*）beginif（sig_a==1‘b1）sig_b=sig_c;end這個(gè)是絕對(duì)會(huì)產(chǎn)生latch的。正確的應(yīng)該是always@（*）beginif（sig_a==1’b1）sig_b=sig_c;elsesig_b=sig_d;end另外需要注意，下面也會(huì)產(chǎn)生latch。也就是說(shuō)在組合邏輯進(jìn)程中不能出現(xiàn)自己賦值給自己或者間接出現(xiàn)自己賦值給自己的情況。always@（*）beginif（rst==1‘b1）counter=32’h00000000;elsecounter=counter+1;end但如果是時(shí)序邏輯進(jìn)程，則不存在該問(wèn)題。2）case語(yǔ)句的default一定不能少！原因和if語(yǔ)句相同，這里不再多說(shuō)了。需要提醒的是，在時(shí)序邏輯進(jìn)程中，default語(yǔ)句也一定要加上，這是一個(gè)很好的習(xí)慣。3）組合邏輯進(jìn)程敏感變量不能少也不能多。這個(gè)問(wèn)題倒不是太大，verilog2001語(yǔ)法中可以直接用*搞定了。順便提一句，latch有弊就一定有利。在FPGA的LE中，總存在一個(gè)latch和一個(gè)D觸發(fā)器，在支持DDR的IOE（IOB）中也存在著一個(gè)latch來(lái)實(shí)現(xiàn)DDIO。不過(guò)在我們平時(shí)的設(shè)計(jì)中，對(duì)latch還是要盡可能的敬而遠(yuǎn)之。FPGA設(shè)計(jì)要點(diǎn)之四：邏輯仿真仿真是FPGA設(shè)計(jì)中必不可少的一步。沒(méi)有仿真，就沒(méi)有一切。仿真是一個(gè)單調(diào)而繁瑣的工作，很容易讓人產(chǎn)生放棄或者偷工減料的念頭。這時(shí)一定要挺??！仿真分為單元仿真、集成仿真、系統(tǒng)仿真。單元仿真：針對(duì)每一個(gè)最小基本模塊的仿真。單元仿真要求代碼行覆蓋率、條件分支覆蓋率、表達(dá)式覆蓋率必須達(dá)到100％！這三種覆蓋率都可以通過(guò)MODELSIM來(lái)查看，不過(guò)需要在編譯該模塊時(shí)要在Compileoption中設(shè)置好。集成仿真：將多個(gè)大模塊合在一起進(jìn)行仿