基于Zedboard FPGA的VGA圖像信號采集系統(tǒng)的設(shè)計

基于ZedboardFPGA的VGA圖像信號采集系統(tǒng)的設(shè)計摘要：根據(jù)VGA(VideoGraphicArray)的原理[1]，采用VHDL硬件描述語言，設(shè)計了一種基于ZedboardFPGA板卡的圖像顯示方案。實(shí)驗(yàn)結(jié)果表明，在FPGA實(shí)現(xiàn)圖片顯示，達(dá)到了預(yù)期的效果，依據(jù)該原理，可以實(shí)現(xiàn)圖像的采集及在VGA顯示屏上顯示的實(shí)現(xiàn)。引言

利用FPGA產(chǎn)生VGA時序信號和發(fā)送圖像信息，并將其作為圖像信號采集系統(tǒng)，將大大減小圖像開發(fā)的難度和投入[2]。顯示器的顯示有許多標(biāo)準(zhǔn)，常見的有VGA、SVGA等。在本設(shè)計中，設(shè)計了一種基于Xilinx公司7系列FPGA的VGA圖像顯示控制器，并在Zedboard板卡上進(jìn)行了測試，并成功地在顯示器上顯示了企鵝的頭像。利用該原理，可以脫離PC機(jī)實(shí)現(xiàn)圖像顯示的功能，減少成本投入。VGA的原理

VGA作為一種標(biāo)準(zhǔn)的顯示接口得到了廣泛的應(yīng)用。常見的彩色顯示器一般由CRT(陰極射線管)構(gòu)成，彩色是由R、G、B(紅:Red、綠:Green、藍(lán):B1ue)三色組成。顯示是采用逐行掃描的方式，陰極射線槍發(fā)出的電子束打在涂有熒光粉的熒光屏上，產(chǎn)生RGB三基色，最后合成一個彩色圖像[3]。在VGA接口協(xié)議中，不同的顯示模式因?yàn)橛胁煌姆直媛驶虿煌乃⑿骂l率，所以其時序也不相同[4]。對于每種顯示模式的時序，VGA都有嚴(yán)格的工業(yè)標(biāo)準(zhǔn)。圖1、圖2為VGA行掃描、場掃描的時序圖。圖片顯示原理

首先利用Image2lcd軟件，將我們所需要的圖片轉(zhuǎn)換為二進(jìn)制的文件，需要注意的是對于不同的VGA接口設(shè)計方式，需要轉(zhuǎn)換的文件格式也是不一樣的，在這里，設(shè)置生成256色的圖片文件。圖片顯示需要將圖片的信息發(fā)送到VGA接口，該設(shè)計采用的方案是在對像素進(jìn)行計數(shù)、場計數(shù)的時候，就把圖片信息直接賦值給顏色信號R、G、B，需要對圖片的顯示像素一一判斷對應(yīng)的位置。FPGA系統(tǒng)的實(shí)現(xiàn)

在這里我們采用Zedboard板卡作為控制核心，其板卡的VGA接口原理圖如圖3所示。時序信號

Zedboard提供了50MHz的時鐘信號，VGA顯示需要的是25.175MHz的時鐘，所以在設(shè)計時首先要對時鐘信號進(jìn)行二分頻，得到25MHz的時鐘頻率。我們采用分頻后的信號作為HS和VS的時序信號。其VHDL程序設(shè)計如下：

process(clk_25M)--此處實(shí)現(xiàn)的在分頻信號下，產(chǎn)生場掃描和行掃描的信號

begin

ifclk_25M'eventandclk_25M='1'

then

if(hclk=800)thenhclk<=0;

elsehclk<=hclk+1;

endif;

ifhclk>=656andhclk

hs1<='0';

elsehs1<='1';

endif;

endif;

endprocess;

process(hs1)

variablecnt:integerrange0to1000

:=0;

begin

ifhs1'eventandhs1='0'then

ifvclk=524thenvclk<=0;

elsevclk<=vclk+1;

endif;

ifvclk>=491andvclk

vs1<='0';

elsevs1<='1';

endif;

endif;

endprocess;圖像顯示

首先需要定義一個寄存器數(shù)組來存儲圖像。typedata_bufferisarray(0to22499)ofstd_logic_vector(7downto0);

constantbuf:data_buer:=(??--在此定義一個150×150的圖片信息);在產(chǎn)生的場、行掃描信號的基礎(chǔ)上進(jìn)行圖像的輸出控制，顯示位置在矩形(100,100,250,250)的矩形內(nèi)。其控制程序如下所示。

process(clk,vclk,hclk)

begin

ifclk'eventandclk='1'then—控制信號在矩形內(nèi)輸出

if(vclk>=100andvclk

hclk>=100andhclk

dat1<=buf((vclk-

100)*150+(hclk-100));

elsedat1<="00000000";

endif;

endif;圖像輸出

利用Zedboard的VGA接口進(jìn)行數(shù)據(jù)和時序信號的輸出。

hs<=hs1;

vs<=vs1;--行、場信號輸出

dat<=data1;--數(shù)據(jù)輸出結(jié)束語

利用FPGA控制VGA進(jìn)行