實驗二2輸入邏輯門的設(shè)計與實現(xiàn)

實驗二 2輸入邏輯門的設(shè)計與實現(xiàn)實驗?zāi)康?.使用ISE軟件設(shè)計并仿真；學(xué)會程序下載。實驗內(nèi)容使用ISE軟件進行簡單的2輸入邏輯門的設(shè)計與實現(xiàn)。實驗步驟編寫文本文件并編譯軟件仿真進行硬件配置實驗原理ISE軟件是一個支持數(shù)字系統(tǒng)設(shè)計的開發(fā)平臺。用ISE軟件進行設(shè)計開發(fā)時基于相應(yīng)器件型號的。注意：軟件設(shè)計時選擇的器件型號是與實際下載板上的器件型號相同。圖2-1所示電路包含6個不同的邏輯門，本實驗中用Verilog語句來描述。ab圖2-12輸入邏輯門電路新建工程雙擊桌面上“ISEDesignSuite14.7”圖標，啟動ISE軟件(也可從開始菜單啟動)。每次打開ISE都會默認恢復(fù)到最近使用過的工程界面。當(dāng)?shù)谝淮问褂脮r，由于還沒有歷史工程記錄，所以工程管理區(qū)顯示空白。選擇FileNew--Project選項，在彈出的對話框中輸入工程名稱并指定工程路徑，如圖2-2所示。

網(wǎng)NewProjectWizardCreateNewProjectSpe>zi￡yproje>:t1>:>>2ation:aridt_ype.Spe>zi￡yproje>:t1>:>>2ation:aridt_ype.Selecttheoftop-leveleourcefortheprojectTop-leveleetype:HIiLMoreInfoNextCancelMoreInfoNextCancel圖2-2點擊Next按鈕進入下一頁，選擇所使用的芯片及綜合、仿真工具。計算機上安裝的所有用于仿真和綜合的第三方EDA工具都可以在下拉菜單中找到，如圖2-3所示。在圖中我們選用了Spartan6XC6SLX16芯片，采用CSG324封裝，這是NEXYS3開發(fā)板所用的芯片。另外，我們選擇Verilog作為默認的硬件描述語言。再點擊Next按鈕進入下一頁，這里顯示了新建工程的信息，確認無誤后，點擊Finish就可以建立一個完整的工程了，如圖2-4所示。NewProjectWizardProjectSettingsMoreInfoNextC&ilchISpecifydevice：aiidprojectpropertiee.MoreInfoNextC&ilchISpecifydevice：aiidprojectpropertiee.Selectthedevice：aiiddesign￡1owfortheprojectNewProjectWizardProjectSummaryFrojectNavigatorwillcreateanewprojectwiththefollowingspecifications.Project:ProjectName:gates2ProjectPath:E:\program\gates2WorkingDirectory:E:\prograra\gates2Description:TopLevelSourceType:HDLDevice:DeviceFamily:SpartanfiDevice: xc6s1x16Package: csg324Speed: -3SynthesisTool:XST(VHDL/Verilog}Simulator:ISim(VHDL/Verilog)PreferredLanguage:VerilogPropertySpecificationinProjectFile:StoreallvaluesManualCompileOrder:falseVHDLSourceAnalysisStandard:VHDL-93MessageFiltering:disabledMoreInfo FinishCancel圖2-4設(shè)計輸入和代碼仿真在工程管理區(qū)任意位置單擊鼠標右鍵，在彈出的菜單中選擇NewSource命令，會彈出如圖2-5所示的新建源代碼對話框，對于邏輯設(shè)計，最常用的輸入方式就是HDL代碼輸入法(VerilogModule、VHDLModule)、狀態(tài)機輸入法(StateDiagram)和原理圖輸入法(Schematic)。這里我們選擇VerilogModule輸入，并輸入Verilog文件名。圖2-5單擊Next按鈕進入端口定義對話框，如圖2-6所示。其中ModuleName欄用于輸入模塊名，這里是gates2，下面的列表框用于端口的定義。PortName表示端

口名稱，Direction表示端口方向（可選擇為input、output或inout）,MSB表示信號最高位，LSB表示信號最低位，對于單信號的MSB和LSB不用填寫。當(dāng)然，端口定義這一步我們也可以略過，在源程序中再行添加。NewSourceWizardDefineModuleSpecifyporisformodule.Hodillen：aiTiePortName DirectionBus MSB LSB三input0inputEinputEinputE1inputHinputBinputBinputBuinput▼Binput▼nMoreInfoNeKtCancel圖2-6定義了模塊的端口后，單擊Next進入下一步，點擊Finish完成創(chuàng)建。這樣，ISE就會自動創(chuàng)建一個Verilog模塊的模板，并且在源代碼編輯區(qū)打開。簡單的注釋、模塊和端口定義已經(jīng)自動生成，接下來的工作就是將代碼編寫完整，如圖2-7所示。圖2-7輸入代碼后，我們還需要對模塊進行測試。在工程管理區(qū)將view設(shè)置為Simulation，在任意位置單擊鼠標右鍵，并在彈出的菜單中選擇NewSource，在類型中選擇VerilogTestFixture，輸入測試文件名，單擊下一步。這時所有工程中的模塊名都會顯示出來，我們選擇要進行測試的模塊，如gates2模塊。點擊Next,再單擊Finish按鈕，ISE會在源代碼編輯區(qū)自動生成測試模塊的代碼，如圖2-8所示。我們看到，ISE已經(jīng)自動生成了基本的信號并對被測模塊做了例化。我們的工作就是在initial?end塊中的“//Addstimulushere”后面添加測試向量。圖2-8對gates2模塊，我們可以添加如下所示的測試代碼。#200a<=0;b<=0;#200a<=0;b<=1;#200a<=1;b<=0;#200a<=1;b<=1;完成測試文件編輯后，確認工程管理區(qū)中view選項設(shè)置為Simulation，這時在過程管理區(qū)會顯示與仿真有關(guān)的進程，如圖2-9中Processes欄所示。右鍵單擊其中的SimulateBehavioralModel項，選擇彈出菜單中的ProcessProperties項，會彈出如圖2-10所示的屬性設(shè)置對話框，其中SimulationRunTime就是仿真時間的設(shè)置，可將其修改為任意時長。Processes:gates_tb白??箏 ISimSimulatorCJBehavioralCheckSyntaxSimulateBehavioralModel圖2-10仿真參數(shù)設(shè)置完后，就可以進行仿真。首先在工程管理區(qū)選中測試代碼，然后在過程管理區(qū)雙擊SimulateBehavioralModel，ISE將啟動ISESimulator，可以得到仿真結(jié)果，如圖2-11所示。圖2-11（3）綜合與實現(xiàn)所謂綜合，就是將HDL語言、原理圖等設(shè)計輸入翻譯成由與、或、非門和RAM、觸發(fā)器等基本邏輯單元的邏輯連接（網(wǎng)表），并根據(jù)目標和要求（約束條件）優(yōu)化所生成的邏輯連接。完成了輸入和仿真后就可以進行綜合。在工程管理區(qū)的view中選擇Implementation，然后在過程管理區(qū)雙擊Synthesize-XST，就可以開始綜合過程，如圖2-12所示。Processes:gates2擔(dān) DesignSummary/Reports田爹 DesignUtilities田 律 UserConstraints田°。Synthesize-XST? ImpleinentDesignO GenerateProgrammingFile田手 ConfigureTargetDevice卷11 AnalyzeDesignUsingChipScope圖2-12另外，要實現(xiàn)設(shè)計，還需要為模塊中的輸入輸出信號添加管腳約束，這就需要在工程中添加UCF文件。在工程管理區(qū)單擊鼠標右鍵，點擊NewSource，選擇

Implementation-ConstraintsFile，出現(xiàn)一個空白的約束文件，我們就可以為設(shè)計添加各種約束。綜合可能有3種結(jié)果：如果綜合后完全正確，則在Synthesize-XST前面有一個打勾的小圓圈；如果有警告，則出現(xiàn)一個帶感嘆號的黃色小圓圈；如果有錯誤，則出現(xiàn)一個帶叉的紅色小圓圈。如果綜合步驟沒有語法錯誤，XST能夠給出初步的資源消耗情況，點擊DesignSummary，即可查看，如圖2-13所示。ProjectStatus(10/05/2011-11:55:28)FrojectFile:xiseParserErrors:KoErrorsModuleMaine:ImplententailonState：S^TithesizedTargetDevice:芯c6sIm16~3csg324?Errors：HoErrorsProductVersion：ISE12.3?Warnings:HoWiaiTiingsDezignGoal：Balant:ed?RoutingResults：DesignStrategy：Xilim:Dmfault〔.iinlgk:配〕?TimingConstraints：Enviromnent:如Hem腿ttirM?FinalliningScore：DeviceUtilizationSummary(estimatedvalues)LogicUtilizationUsedAvailableUtilizationITuiriberofSliceLlfTs691120%HijiTiberoffullyusedLl-T-FFpaire060%ITijiriberofbondedIOBe82323%DetailedReportsIzlReportMaineStatusGeneratedErrorsWarningsInfos京制捉mim職口nrtCijitent周三十月511:55:282011000Tr:aiislationReportMapKeportPlace:aridRouteReportPowerFieport圖2-13綜合完成后，下一個步驟就是實現(xiàn)(Implementation)。所謂實現(xiàn)，是指將綜合輸出的邏輯網(wǎng)表翻譯成所選器件的底層模塊和硬件原語，將設(shè)計映射到器件結(jié)構(gòu)上，進行布局布線，達到在選定器件上實現(xiàn)設(shè)計的目的。實現(xiàn)主要分為3個步驟：翻譯(Translate)邏輯網(wǎng)表、映射(Map)到器件單元與布局布線(place&Route)。在ISE中，執(zhí)行實現(xiàn)過程，會自動執(zhí)行翻譯、映射和布局布線過程：也可單獨執(zhí)行。在過程管理區(qū)雙擊ImplementationDesign選項，就可以自動完成實現(xiàn)的3個步驟，如圖2-14所示。如果設(shè)計沒有經(jīng)過綜合，就會啟動XST完成綜合，在綜合后完成實現(xiàn)過程。經(jīng)過實現(xiàn)后能夠得到精確的資源占用情況。在DesignSummary即可看到具體的資源占用情況。Processes:gates2,田爹 DesignUtilities -國爹 UserConstraints田0。Synthesize-XST白?QUImplementDesignL0O0translate0Map田PlaceSiRouteGenerateProgrammingFile田L(fēng)?ConfigureTargetDevice圖2-14器件配置硬件配置是FPGA開發(fā)最關(guān)鍵的一步，只有將HDL代碼下載到FPGA芯片中，才能進行調(diào)試并最終實現(xiàn)相應(yīng)的功能。首先我們必須生成能下載到硬件中的二進制比特文件。雙擊圖2-15所示過程管理區(qū)的GenerateProgrammingFile,ISE就會為設(shè)計生成相應(yīng)的二進制比特文件。Processes;笆DesignSummary/ReportsI田爹 DesignUtilities0凈f UserConstraints0C）。Synthesize-XST0CImpieinentDesignCenerateProgrammingFile0密Ccnfigur?TargetDeviceAnalyzeDesignUsingChipSco-pe圖2-15然后利用USB-MiniUSB纜線，來為開發(fā)板提供電源和數(shù)據(jù)下載。我們只需上網(wǎng)下載免費的DigilentAdept軟件，即可快速實現(xiàn)Nexys3開發(fā)板上FPGA的配置。用USB-MiniUSB纜線連接開發(fā)板和PC，打開開發(fā)板的電源開關(guān)，然后啟動DigilentAdept軟件。