農(nóng)業(yè)電氣化與自動(dòng)化專業(yè)《EDA技術(shù)與應(yīng)用》基于VHDL電子日歷的設(shè)計(jì)

第第頁電子日歷摘要本設(shè)計(jì)為實(shí)現(xiàn)一個(gè)多功能的電子日歷，具有年、月、日、星期計(jì)時(shí)并顯示的功能；并且具有校對功能，能夠?qū)Τ跏嫉臅r(shí)間進(jìn)行人為的設(shè)定。EDAVHDLQuartusII基礎(chǔ)模塊進(jìn)行創(chuàng)建，通過各個(gè)基礎(chǔ)模塊的組合和連接來構(gòu)建上層原理圖，完成基于VHDL電子日歷地設(shè)計(jì)。EP1K30TC144-3，由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模鍵輸入進(jìn)行電子日歷的校時(shí)功能。關(guān)鍵詞：EDA、電子日歷、VHDL、QuartusII目錄第一章緒論 1EDA技術(shù) 1QuartusII的使用 1模塊化設(shè)計(jì) 1分析、解決問題 1第二章總體設(shè)計(jì) 2設(shè)計(jì)內(nèi)容 2設(shè)計(jì)說明 2設(shè)計(jì)報(bào)告要求 3第三章設(shè)計(jì)原理 4設(shè)計(jì)思想 4設(shè)計(jì)原理圖 4工作過程 5第四章設(shè)計(jì)結(jié)果 6VHDL程序與仿真 6秒與分模塊 6小時(shí)模塊 7星期模塊 8日模塊 9月模塊 10年低兩位模塊 12校時(shí)模塊 14顯示模式模塊 17頂層設(shè)計(jì)與仿真 17實(shí)驗(yàn)小結(jié) 18第五章參考文獻(xiàn) 19第一章緒論EDAEDA（ElectronicDesignAutomation），即電子設(shè)計(jì)自動(dòng)化，是指利用計(jì)算機(jī)完成電子系統(tǒng)的設(shè)計(jì)。它的主要特征及核心是“自頂向下”的設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級進(jìn)行仿真、糾錯(cuò)，并用硬件描述語言對高層次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表。由于設(shè)計(jì)的主要仿真和調(diào)試過程是在高層次上完成的，這不僅有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，而且也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。QuartusII的使用QuartusIIVHDLVHDL模塊化設(shè)計(jì)VHDL序，進(jìn)一步了解和掌握各個(gè)程序語言，知道編程中的注意事項(xiàng)，提高編程的熟練程度。分析、解決問題通過本實(shí)驗(yàn)設(shè)計(jì)，理論聯(lián)系實(shí)際，鞏固所學(xué)理論知識，并且提高自己通過所學(xué)理論VHDLEDA對電氣工程專業(yè)有了更多興趣。第二章總體設(shè)計(jì)設(shè)計(jì)內(nèi)容設(shè)計(jì)具有如下功能的電子日歷：能進(jìn)行正常的年、月、日、星期計(jì)時(shí)和顯示功能。能利用實(shí)驗(yàn)系統(tǒng)上的按鍵實(shí)現(xiàn)年、月、日和星期的校對功能。用層次化設(shè)計(jì)方法設(shè)計(jì)該電路，編寫各個(gè)功能模塊的程序。仿真報(bào)時(shí)功能，通過觀察有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。完成電路設(shè)計(jì)后，用實(shí)驗(yàn)系統(tǒng)下載驗(yàn)證設(shè)計(jì)的正確性。設(shè)計(jì)說明年、月、日和星期的顯示格式如圖2所示。年（高位）年（低位）月日星期圖2-1電子日歷顯示格式設(shè)計(jì)報(bào)告要求1）分析系統(tǒng)的工作原理。2）畫出頂層原理圖，寫出頂層文件源程序。3）寫出各功能模塊的源程序。仿真各功能模塊，畫出仿真波形。書寫實(shí)驗(yàn)報(bào)告應(yīng)結(jié)構(gòu)合理，層次分明。日十位計(jì)數(shù)譯碼驅(qū)動(dòng)日個(gè)位計(jì)數(shù)譯碼驅(qū)動(dòng)日十位計(jì)數(shù)譯碼驅(qū)動(dòng)日個(gè)位計(jì)數(shù)譯碼驅(qū)動(dòng)第三章設(shè)計(jì)原理設(shè)計(jì)思想級別（如日）的進(jìn)位輸出要給較高級別（如月）方式進(jìn)行連接。從而完成了基礎(chǔ)的計(jì)時(shí)和顯示的功能。1221。設(shè)計(jì)原理圖年個(gè)位計(jì)數(shù)年十位計(jì)數(shù)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)年個(gè)位計(jì)數(shù)年十位計(jì)數(shù)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)月個(gè)位計(jì)數(shù)月十位計(jì)數(shù)譯碼驅(qū)動(dòng)譯碼驅(qū)動(dòng)分頻器電路分頻器電路校月控制電路校年控制電路晶體振蕩器電路分頻器電路圖3-1電子日歷實(shí)驗(yàn)原理圖晶體振蕩器電路分頻器電路原理圖說明：K1K2（時(shí)鐘功能）一，從而實(shí)現(xiàn)校時(shí)的功能。模式0：正常計(jì)時(shí)顯示 K1不按模式1：調(diào)整星期增加 K1按下一次模式2：調(diào)整日增加 K1按下兩次模式3：調(diào)整月增加 K1按下三次模式4：調(diào)整年增加 K1按下四次CLK是外部1Hz輸入時(shí)鐘，作為秒的時(shí)鐘輸入，驅(qū)動(dòng)整個(gè)電子日歷工作運(yùn)行。工作過?{1HzCLKK111121與正常計(jì)時(shí)模式。第四章設(shè)計(jì)結(jié)果VHDL秒與分模塊秒與分模塊為六十進(jìn)制的計(jì)數(shù)器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT60ISPORT(CLK:INSTD_LOGIC;Q1,Q2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT60;ARCHITECTUREONEOFCNT60ISSIGNALQ11,Q22:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'Q11<=Q11+1;IFQ11=9THENQ11<=(OTHERS=>'0');Q22<=Q22+1;ENDIF;IFQ22=5ANDQ11=9THENQ22<="0000";Q11<="0000";COUT<='1';ELSECOUT<='0';ENDIF;ENDENDPROCESS;Q1<=Q11;Q2<=Q22;END;仿真結(jié)果：圖4-1 60進(jìn)制計(jì)數(shù)器仿真圖Q1Q260Q2制計(jì)數(shù)器的功能，設(shè)計(jì)正確。小時(shí)模塊24源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCNT24ISPORT(CLK:INSTD_LOGIC;Q1,Q2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDCNT24;ARCHITECTUREONEOFCNT24ISSIGNALQ11,Q22:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ11<=Q11+1;IFQ11=9THENQ11<=(OTHERS=>'0');Q22<=Q22+1;ENDIF;IFQ22=2ANDQ11=3THENQ22<="0000";Q11<="0000";COUT<='1';ELSECOUT<='0';ENDIF;ENDENDPROCESS;Q1<=Q11;Q2<=Q22;END;仿真結(jié)果：圖4-2 24進(jìn)制計(jì)數(shù)器仿真圖Q1Q224Q2十四進(jìn)制計(jì)數(shù)器的功能，設(shè)計(jì)正確。星期模塊星期模塊為“7進(jìn)制”的計(jì)數(shù)器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYWEEKISPORT(CLK:INSTD_LOGIC;W:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDWEEK;ARCHITECTUREONEOFWEEKISSIGNALQ11:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ11<=Q11+1;IFQ11=7THENQ11<="0001";ENDIF;ENDIF;ENDPROCESS;W<=Q11;END;仿真結(jié)果：圖4-37進(jìn)制計(jì)數(shù)器仿真圖如上圖所示當(dāng)W計(jì)滿7時(shí)，歸1,完成了“七進(jìn)制”計(jì)數(shù)器的功能，設(shè)計(jì)正確。日模塊日模塊原本有四種情況，大月為31進(jìn)制計(jì)數(shù)器，小月為30進(jìn)制計(jì)數(shù)器，平年二月為28進(jìn)制計(jì)數(shù)器，閏年二月為29進(jìn)制計(jì)數(shù)器。本文簡化處理，統(tǒng)一記為30天。30源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYDAYISPORT(CLK:INSTD_LOGIC;CQ1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);CQ2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);END;ARCHITECTUREONEOFDAYISSIGNALCQ3,CQ4:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN 上升沿CQ3<=CQ3+1;IFCQ3=9THENCQ3<=(OTHERS=>'0');CQ4<=CQ4+1;ENDIF;IFCQ4=3ANDCQ3=0THENCQ4<="0000";CQ3<="0001";COUT<='1';ELSECOUT<='0';ENDIF;ENDIFENDPROCESS;CQ1<=CQ3;CQ2<=CQ4;END;仿真結(jié)果：圖4-430進(jìn)制計(jì)數(shù)器仿真圖如圖所示，仿真結(jié)果與設(shè)計(jì)要求一致，日模塊的設(shè)計(jì)正確月模塊月模塊為12進(jìn)制計(jì)數(shù)器源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYMONTHISport(clk:INSTD_LOGIC;cout:OUTSTD_LOGIC;cq1,cq2:OUTSTD_LOGIC_VECTOR(3DOWNTO0));END;ARCHITECTUREbehavOFMONTHISsignalcq3,cq4:STD_LOGIC_VECTOR(3DOWNTOBEGINPROCESS(clk)BEGINIFclk'EVENTandclk='1'THENcq3<=cq3+1;IFcq3=9THENcq4<=cq4+1;cq3<="0000";ENDIF;IFcq3=2andcq4=1THENcq3<="0001";cq4<="0000";cout<='1';ELSEcout<='0';ENDIF;ENDIF;ENDPROCESS; 十二進(jìn)制計(jì)數(shù)器cq1<=cq3;END;仿真結(jié)果：圖4-5月模塊仿真圖如圖所示月模塊為12進(jìn)制計(jì)數(shù)器，合設(shè)計(jì)要求，模塊的設(shè)計(jì)正確。年低兩位模塊年的高兩位和低兩位都為一百進(jìn)制計(jì)數(shù)器，功能基本相同源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYYEARISPORT(CLK:INSTD_LOGIC;Y1,Y2:OUTSTD_LOGIC_VECTOR(3DOWNTO0););ENDYEAR;ARCHITECTUREONEOFYEARISSIGNALQ1,Q2:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THENQ1<=Q1+1;IFQ1=9THENQ1<=(OTHERS=>'0');Q2<=Q2+1;ENDIF;IFQ2=9ANDQ1=9THENQ2<="0000";Q1<="0000";COUT<='1';ELSECOUT<='0';ENDIF;ENDENDPROCESS;Y1<=Q1;Y2<=Q2;END;圖4-6年低兩位模塊仿真圖年高兩位模塊源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYYEARISPORT(CLK:INSTD_LOGIC;Y3,Y4:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGIC);ENDYEAR;ARCHITECTUREONEOFYEARISSIGNALQ11,Q22:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'Q11<=Q11+1;IFQ11=9THENQ11<=(OTHERS=>'0');Q22<=Q22+1;ENDIF;IFQ22=9ANDQ11=9THENQ22<="0000";Q11<="0000";COUT<='1';ELSECOUT<='0';ENDIF;ENDENDPROCESS;Y3<=Q11;Y4<=Q22;END;仿真結(jié)果：圖4-7高兩位年模塊仿真圖如圖所示，高兩位年模塊為100進(jìn)制計(jì)數(shù)器符合設(shè)計(jì)的要求，設(shè)計(jì)正確。校時(shí)模塊如原理圖的說明部分所述，校時(shí)模塊進(jìn)行工作模式的選擇，輸入端設(shè)有控制按鍵K1，K2。K1進(jìn)行模式的選擇，K2的功能如同手動(dòng)時(shí)鐘脈沖，進(jìn)行調(diào)時(shí)設(shè)置。源程序：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYJIAODUIISPORT(K1,K2:INSTD_LOGIC;WI,DI,MI,YLI,YHI:INSTD_LOGIC;WO,DO,MO,YLO,YHO:OUTSTD_LOGIC);ENDJIAODUI;ARCHITECTUREBEHAVOFJIAODUIISSIGNALA:STD_LOGIC_VECTOR(3DOWNTO0);BEGINPROCESS(K1,K2)BEGINIFK1'EVENTANDK1='1'THENA<=A+1;IFA=5THENA<="0000";ENDIF;ENDIF;CASEAISWHEN"0000"=>WO<=WI;DO<=DI;MO<=MI;YLO<=YLI;YHO<=YHI;--模式0正常計(jì)時(shí)WHEN"0001"=>WO<=K2;DO<='0';MO<='0';YLO<='0';YHO<='0';--選通星期模塊，調(diào)周WHEN"0010"=>WO<='0';DO<=K2;MO<='0';YLO<='0';YHO<='0';--選通日模塊，調(diào)日WHEN"0011"=>WO<='0';DO<='0';MO<=K2;YLO<='0';YHO<='0';--選通月模塊，調(diào)月WHEN"0100"=>WO<='0';DO<='0';MO<='0';YLO<=K2;YHO<='0';--選通年模塊，調(diào)年WHEN"0101"=>WO<='0';DO<='0';MO<='0';YLO<='0';YHO<=K2;--選通年模塊，調(diào)年WHENOTHERS=>NULL;ENDCASE;ENDPROCESS;END;仿真結(jié)果：圖4-8K1按下一次與兩次，K2校正星期與日圖4-9K1按下三次，K2校正月4-10K1，K24-11K1，K2圖4-12K1按下六次恢復(fù)正常如圖，按鍵K1，K2能夠完成電子日歷工作模式的選擇與調(diào)時(shí)校對的功能，滿足系統(tǒng)的設(shè)計(jì)要求，設(shè)計(jì)正確。顯示模式模塊源程序：LIBRARYIEEE;USEIEEE.STD_LOG