十進(jìn)制加減計(jì)數(shù)器

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集成電路軟件設(shè)計(jì)

試驗(yàn)二：十進(jìn)制加減計(jì)數(shù)器

試驗(yàn)地點(diǎn)試驗(yàn)時(shí)間學(xué)院班級(jí)姓名學(xué)號(hào)成績(jī)指導(dǎo)老師

年月日

一、設(shè)計(jì)任務(wù)

1、設(shè)計(jì)十進(jìn)制加減計(jì)數(shù)器;

2、練習(xí)使用Modelsim軟件和Synopsys公司的DesignCompiler軟件。二、設(shè)計(jì)要求

1、十進(jìn)制加減計(jì)數(shù)器;

2、控制端口控制加與減的計(jì)數(shù)；

3、輸入時(shí)鐘的頻率自定，符合設(shè)計(jì)即可三、預(yù)習(xí)要求

編寫加減計(jì)數(shù)器的VHDL代碼;libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;entitycounteris

port(clk,up:instd_logic;q:outinteger);end;

architectureoneofcounteris

signalcount:integerrange0to99;begin

process(clk)begin

ifclk'eventandclk='1'thenifup='1'thenifcount=99thencountq,up=>up,clk=>clk);process(clk)

beginclk<=notclkafter20ns;endprocess;

up<='0'after1000ns;END;

五、仿真波形

通過VHDL代碼的編譯成功和testbench的編寫并對(duì)其編譯、仿真，其仿真結(jié)果如下圖所示：

六、網(wǎng)表電路

使用DesignCompiler軟件將加減計(jì)數(shù)器的VHDL代碼綜合成網(wǎng)表電路;

七、比較綜合后的網(wǎng)表電路與前期VHDL代碼，檢查一致性。

通過比較生成網(wǎng)表電路的輸入與輸出管腳，結(jié)合生成網(wǎng)表中的每個(gè)模塊的功能，同時(shí)對(duì)每個(gè)功能模塊的分析，并從中得到網(wǎng)表電路運(yùn)行后的結(jié)果，通過把功能網(wǎng)表的運(yùn)行結(jié)果和vhdl的仿真結(jié)果對(duì)比，得到他們是一致的。

八、總結(jié)（試驗(yàn)過程中遇到的問題以及解決問題的過程。）

在編譯時(shí)出現(xiàn)了大量錯(cuò)誤經(jīng)過反復(fù)修改編譯再修改再編譯最終排除了所有的錯(cuò)誤。譬如

剛開始在VHDL代碼設(shè)計(jì)中輸出端口q不是用integer既整形，結(jié)構(gòu)不能十進(jìn)制計(jì)數(shù)，后面改成整形，才能真正達(dá)到十進(jìn)制的計(jì)數(shù)。在打來encounter軟件時(shí)，