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本文格式為Word版，下載可任意編輯——十進制加減計數(shù)器

集成電路軟件設計

試驗二：十進制加減計數(shù)器

試驗地點試驗時間學院班級姓名學號成績指導老師

年月日

一、設計任務

1、設計十進制加減計數(shù)器;

2、練習使用Modelsim軟件和Synopsys公司的DesignCompiler軟件。二、設計要求

1、十進制加減計數(shù)器;

2、控制端口控制加與減的計數(shù)；

3、輸入時鐘的頻率自定，符合設計即可三、預習要求

編寫加減計數(shù)器的VHDL代碼;libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;entitycounteris

port(clk,up:instd_logic;q:outinteger);end;

architectureoneofcounteris

signalcount:integerrange0to99;begin

process(clk)begin

ifclk'eventandclk='1'thenifup='1'thenifcount=99thencountq,up=>up,clk=>clk);process(clk)

beginclk<=notclkafter20ns;endprocess;

up<='0'after1000ns;END;

五、仿真波形

通過VHDL代碼的編譯成功和testbench的編寫并對其編譯、仿真，其仿真結(jié)果如下圖所示：

六、網(wǎng)表電路

使用DesignCompiler軟件將加減計數(shù)器的VHDL代碼綜合成網(wǎng)表電路;

七、比較綜合后的網(wǎng)表電路與前期VHDL代碼，檢查一致性。

通過比較生成網(wǎng)表電路的輸入與輸出管腳，結(jié)合生成網(wǎng)表中的每個模塊的功能，同時對每個功能模塊的分析，并從中得到網(wǎng)表電路運行后的結(jié)果，通過把功能網(wǎng)表的運行結(jié)果和vhdl的仿真結(jié)果對比，得到他們是一致的。

八、總結(jié)（試驗過程中遇到的問題以及解決問題的過程。）

在編譯時出現(xiàn)了大量錯誤經(jīng)過反復修改編譯再修改再編譯最終排除了所有的錯誤。譬如

剛開始在VHDL代碼設計中輸出端口q不是用integer既整形，結(jié)構(gòu)不能十進制計數(shù)，后面改成整形，才能真正達到十進制的計數(shù)。在打來encounter軟件時，

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