EDA期末考試試題

EDA復(fù)習(xí)資料大全絕對(duì)符合考試規(guī)定第一部分：填空題1.普通把EDA技術(shù)的發(fā)展分為CAD、CAE和EDA三個(gè)階段，并向著ESDA方向發(fā)展。2.EDA技術(shù)在應(yīng)用設(shè)計(jì)領(lǐng)域重要包含哪四個(gè)方面的內(nèi)容（1）HDL（2）PLD3）EDA工具軟件（4）EDA開發(fā)系統(tǒng)。3．EDA技術(shù)的基本特性（1）自頂向下的設(shè)計(jì)辦法；（2）采用硬件描述語(yǔ)言；（3）高層綜合和優(yōu)化；（4）并行工程；（5）開放性和原則化。4．現(xiàn)在最流行的并成為IEEE原則的硬件描語(yǔ)言是VHDL和Verilog-HDL。5．什么是PLD？答：PLD，Programmable-Logic-Device，即可編程邏輯器件。是一種含有內(nèi)建構(gòu)造、由顧客編程以實(shí)現(xiàn)某種邏輯功效的新型邏輯器件。6．SPLD的基本構(gòu)造框圖是什么？7．普通CPLD器件最少包含可編程邏輯宏單元，可編程I/O單元和可編程內(nèi)部連線3種基本構(gòu)造。普通FPGA器件最少包含可編程邏輯功效塊/CLB、IOB/可編程I/O塊和PI/可編程內(nèi)部互連三類可編程資源。8．用PROM完畢半加器/全加器的示意圖。9．使用方框圖示意出采用硬件描述語(yǔ)言設(shè)計(jì)硬件電路進(jìn)行由上而下的設(shè)計(jì)的三個(gè)層次為：設(shè)計(jì)規(guī)格設(shè)計(jì)規(guī)格行為級(jí)描述門級(jí)仿真、定時(shí)檢查輸出門級(jí)網(wǎng)表邏輯綜合優(yōu)化行為級(jí)仿真RLT級(jí)仿真RLT級(jí)描述12310．可編程邏輯器件的發(fā)展趨勢(shì)在哪5個(gè)方面（1）向更大規(guī)模、更高集成度的片上系統(tǒng)方向發(fā)展（2）向低電壓、低功耗的綠色器件方向發(fā)展（3）向更高速可預(yù)測(cè)延時(shí)的方向發(fā)展（4）向在PLD內(nèi)嵌入多個(gè)功效模塊的方向發(fā)展（5）向模數(shù)混合可編程的方向發(fā)展11．現(xiàn)在，在PLD器件制造與生產(chǎn)領(lǐng)域的三大公司為Altera、Xilinx和Lattice12．FPGA的發(fā)明者是Xilinx公司；ISP編程技術(shù)的發(fā)明者是Lattice公司。13、現(xiàn)在常見的可編程邏輯器件的編程和配備工藝涉及基于E2PROM/Flash技術(shù)、基于SRAM查找表的編程單元和基于反熔絲編程單元。14、基于EPROM、E2PROM和快閃存儲(chǔ)（flash）器件的可編程器件，在系統(tǒng)斷電后編程信息不丟失15、采用SRAM構(gòu)造的的可編程器件，在系統(tǒng)斷電后編程信息丟失16、Verilog-HDL于1983年推出，是在C語(yǔ)言的基礎(chǔ)上演化而來(lái)的。于1995年正式采納為IEEE原則，其代號(hào)為Verilog-HDL1634-1995。17、一種基本的Verilog-HDL程序由模塊構(gòu)成。18、一種完整的Verilog-HDL設(shè)計(jì)模塊涉及：模塊核心字和模塊名、端口列表、端口定義、和功效描述4部分。19、Verilog-HDL模塊的I/O端口聲明用來(lái)聲明模塊端口定義中各端口數(shù)據(jù)流動(dòng)方向，涉及輸入端口、輸出端口和雙向端口。20、Verilog-HDL語(yǔ)言的三種慣用的模型描述辦法為行為描述、構(gòu)造描述和數(shù)據(jù)流描述。21．Verilog-HDL的數(shù)值集合由哪四種基本的值構(gòu)成（1）0（2）1（3）x（4）z。22、10’hxf=10’xxxxxx1111;10’hzf=10’zzzzzz1111;23、標(biāo)記符count、Count、COUNT是代表同一標(biāo)記符嗎？不是，由于標(biāo)記符分辨大小寫。24、wor和trior連線類型，在多重驅(qū)動(dòng)時(shí)，含有線或特性的連線；wand和triand連線類型，在多重驅(qū)動(dòng)時(shí)，含有線與特性的連線。25、Wire[15:0]wire-b表達(dá)連線寬度為16位，其最高位為15，最低位為0。26、tri[7:0]bus表達(dá)定義了一種8位寬的線矢量，名字叫bus。27、慣用的register型變量重要為reg、integer、time和real四種。28、若a=5’b10x01,b=5’b10x01,則a==b的成果為xa===b的成果為129、若A=5’b11011,B=5’b10101,則有&A=0|B=1~A=5’b00100A&B=5’b1000130、若A=8’b1000_0100則A<<3的成果為8’b00100000A>>3的成果為8’b00010000；31、對(duì)于Verilog-HDL語(yǔ)言中的核心字，在建模時(shí)都必須小寫。32、MAX+plusⅡ軟件是Altera公司自己開發(fā)的第三代PLD開發(fā)軟件。33、MAX+plusⅡ軟件支持的設(shè)計(jì)的方式有圖形輸入、文本輸入、波形輸入和符號(hào)輸入等不同的編輯方式。34.MAX+plusⅡ軟件環(huán)境下，執(zhí)行原理圖輸入設(shè)計(jì)法，應(yīng)選擇圖形輸入方式。其設(shè)計(jì)文獻(xiàn)保存的擴(kuò)展名應(yīng)為.gdf.若在MAX+plusⅡ軟件環(huán)境下，執(zhí)行文本輸入設(shè)計(jì)法，應(yīng)選擇文本輸入方式。對(duì)于Verilog語(yǔ)言其設(shè)計(jì)文獻(xiàn)保存的擴(kuò)展名應(yīng)為.v.第一部分思考題：1、談?wù)勀銓?duì)EDA技術(shù)的理解。(什么是EDA)。EDA技術(shù)就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的重要體現(xiàn)方式，以計(jì)算機(jī)、大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，通過(guò)有關(guān)的開發(fā)軟件，自動(dòng)完畢用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、邏輯布局布線、邏輯仿真，直至完畢對(duì)于特定目的芯片的適配編譯、邏輯映射、編程下載等工作，最后形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)，或稱為IES/ASIC自動(dòng)設(shè)計(jì)技術(shù)。2、EDA技術(shù)的精髓是什么？它們各自的含義是什么？答：精髓是建模、仿真、綜合。建模指的是用硬件描述語(yǔ)言描述電路的功效；仿真指的是驗(yàn)證所建模型的電路功效；綜合是指把軟件模型轉(zhuǎn)化為硬件電路。3.簡(jiǎn)要解釋建模、仿真和綜合的含義。答：建模是指用硬件描述語(yǔ)言描述電路的功效。仿真是指驗(yàn)證電路的功效。綜合是指把軟件模型轉(zhuǎn)化為硬件電路。4、EDA技術(shù)的重要特性有哪些？答：自頂向下的設(shè)計(jì)辦法；采用硬件描述語(yǔ)言；高層綜合優(yōu)化；并行工程；開放性和原則化。5、什么是硬件描述語(yǔ)言？用硬件描述語(yǔ)言設(shè)計(jì)電路有哪些優(yōu)點(diǎn)？答：是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的功效、電路構(gòu)造和連接形式；與傳統(tǒng)的門級(jí)描述方式相比，它更適合復(fù)雜數(shù)字電子系統(tǒng)的設(shè)計(jì)。突出的優(yōu)點(diǎn)：①語(yǔ)言的公開可運(yùn)用性；②設(shè)計(jì)與工藝的無(wú)關(guān)性；③寬范疇的描述能力；④便于組織大規(guī)模系統(tǒng)的設(shè)計(jì)；⑤便于設(shè)計(jì)的復(fù)用、交流、保存和修改等。6、Top-Down與Bottom-Up的硬件電路的設(shè)計(jì)辦法各有何優(yōu)缺點(diǎn)?答：Top-Down的設(shè)計(jì)辦法有助于早期發(fā)現(xiàn)構(gòu)造設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，減少了邏輯功效仿真的工作量，提高了設(shè)計(jì)的一次成功率。6、描述用Verilog-HDL語(yǔ)言，建模的普通環(huán)節(jié)（流程）？8：仿真波形8：仿真波形測(cè)試和分析7：建立仿真波形文獻(xiàn)6：?jiǎn)?dòng)編譯器5：選擇目標(biāo)器件1：建立工作庫(kù)文獻(xiàn)名2：輸入設(shè)計(jì)項(xiàng)目原理圖/HDL代碼3：取名并存盤4：將項(xiàng)目設(shè)立成Project9：引腳鎖定并編譯名10：編程下載/配備11：測(cè)試驗(yàn)證7、運(yùn)用EDA技術(shù)進(jìn)行電子系統(tǒng)的設(shè)計(jì)有什么特點(diǎn)？答：①用軟件的方式設(shè)計(jì)硬件；②用軟件方式設(shè)計(jì)的系統(tǒng)到硬件系統(tǒng)的轉(zhuǎn)換是由有關(guān)的開發(fā)軟件自動(dòng)完畢的；③設(shè)計(jì)過(guò)程中可用有關(guān)軟件進(jìn)行多個(gè)仿真；④系統(tǒng)可現(xiàn)場(chǎng)編程，在線升級(jí)；⑤整個(gè)系統(tǒng)可集成在一種芯片上，體積小、功耗低、可靠性高。3、從使用的角度講，EDA技術(shù)重要涉及幾個(gè)方面的內(nèi)容？答：EDA技術(shù)的學(xué)習(xí)重要應(yīng)掌握四個(gè)方面的內(nèi)容：①大規(guī)?？删幊踢壿嬈骷虎谟布枋稣Z(yǔ)言；③軟件開發(fā)工具；④實(shí)驗(yàn)開發(fā)系統(tǒng)。其中，硬件描述語(yǔ)言是重點(diǎn)。8、硬件描述語(yǔ)言VHDL的特點(diǎn)是什么？VHDL是一種含有形式化、層次化和規(guī)范化的硬件描述語(yǔ)言。1硬件有關(guān)構(gòu)造2VHDL的并發(fā)性3混合級(jí)描述以及混合級(jí)模擬。9、對(duì)于目的器件為FPGA/CPLD的VHDL設(shè)計(jì)，其工程設(shè)計(jì)涉及幾個(gè)重要環(huán)節(jié)？每步的作用是什么？每步的成果是什么？答：第一:需要進(jìn)行“源程序的編輯和編譯”—用一定的邏輯體現(xiàn)手段將設(shè)計(jì)體現(xiàn)出來(lái);第二：要進(jìn)行“邏輯綜合”---將用一定的邏輯體現(xiàn)手段將體現(xiàn)出來(lái)的設(shè)計(jì)通過(guò)一系列的操作，分解成一系列的邏輯電路及對(duì)應(yīng)的關(guān)系（電路分解）；第三：要進(jìn)行目的器件的“布線/適配”---在選用的目的器件中建立這些基本邏輯電路的對(duì)應(yīng)關(guān)系（邏輯實(shí)現(xiàn)）第四：目的器件的編程下載---將前面的軟件設(shè)計(jì)通過(guò)編程變成具體的設(shè)計(jì)系統(tǒng)（物理實(shí)現(xiàn)）；最后要進(jìn)行硬件仿真/硬件測(cè)試---驗(yàn)證所設(shè)計(jì)的系統(tǒng)與否符合規(guī)定。同時(shí)，在過(guò)程中要進(jìn)行有關(guān)“仿真”---模擬有關(guān)設(shè)計(jì)成果與設(shè)計(jì)構(gòu)想與否相符。設(shè)計(jì)基本流程如圖所示。10、IP是什么？IP與EDA技術(shù)的關(guān)系是什么？答：IP在EDA技術(shù)開發(fā)中含有十分重要的地位；與EDA、固IP、硬IP軟IP普通是以硬件描述語(yǔ)言HDL源文獻(xiàn)的形式出現(xiàn)。而IP的產(chǎn)生能夠簡(jiǎn)化EDA設(shè)計(jì)的復(fù)雜度。11、體現(xiàn)式C<=A+B中，A、B和C的數(shù)據(jù)類型都是STD_LOGIC_VECTOR，與否能直接進(jìn)行加法運(yùn)算？闡明因素和解決方法。12、VHDL中有哪三種數(shù)據(jù)對(duì)象？具體闡明它們的功效特點(diǎn)及使用辦法。答:在VHDL中，數(shù)據(jù)對(duì)象(DataObjects)類似于一種容器，它接受不同數(shù)據(jù)類型的賦值。數(shù)據(jù)對(duì)象有三種，即常量(CONSTANT)、變量(VARIABLE)和信號(hào)(SIGNAL)。前兩種能夠從傳統(tǒng)的計(jì)算機(jī)高級(jí)語(yǔ)言中找到對(duì)應(yīng)的數(shù)據(jù)類型，其語(yǔ)言行為與高級(jí)語(yǔ)言中的變量和常量十分相似。但信號(hào)是含有更多的硬件特性的特殊數(shù)據(jù)對(duì)象，是VHDL中最有特色的語(yǔ)言要素之一。1）常量(CONSTANT)常量代表數(shù)字電路中的電源、地、恒定邏輯值等常數(shù)；常量的定義和設(shè)立重要是為了使設(shè)計(jì)實(shí)體中的常數(shù)更容易閱讀和修改。例如，將位矢的寬度定義為一種常量，只要修改這個(gè)常量就能很容易地變化寬度，從而變化硬件構(gòu)造。在程序中，常量是一種恒定不變的值，一旦作了數(shù)據(jù)類型的賦值定義后，在程序中不能再變化，因而含有全局意義。2）變量(VARIABLE)變量代表暫存某些值的載體，變量慣用在實(shí)現(xiàn)某種算法的賦值語(yǔ)句中；在VHDL語(yǔ)法規(guī)則中，變量是一種局部量，只能在進(jìn)程和子程序中使用。變量不能將信息帶出對(duì)它作出定義的現(xiàn)在設(shè)計(jì)單元。變量的賦值是一種抱負(fù)化的數(shù)據(jù)傳輸，是立刻發(fā)生，不存在任何延時(shí)的行為。3）信號(hào)(SIGNAL)信號(hào)代表物理設(shè)計(jì)中的某一條硬件連接線，涉及輸入、輸出端口。是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象。信號(hào)能夠作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道。在VHDL中，信號(hào)及其有關(guān)的信號(hào)賦值語(yǔ)句、決斷函數(shù)、延時(shí)語(yǔ)句等較好地描述了硬件系統(tǒng)的許多基本特性。如硬件系統(tǒng)運(yùn)行的并行性；信號(hào)傳輸過(guò)程中的慣性延時(shí)特性；多驅(qū)動(dòng)源的總線行為等。時(shí)序電路中觸發(fā)器的記憶特性。信號(hào)作為一種數(shù)值容器，不僅能夠容納現(xiàn)在值，也能夠保持歷史值。這一屬性與觸發(fā)器的記憶功效有較好的對(duì)應(yīng)關(guān)系。13、信號(hào)與變量的區(qū)別有哪些？信號(hào)能夠用來(lái)描述哪些硬件特性？答：變量賦值與信號(hào)賦值的區(qū)別在于，變量含有局部特性，它的有效只局限于所定義的一種進(jìn)程中，或一種子程序中，它是一種局部的、臨時(shí)性數(shù)據(jù)對(duì)象(在某些狀況下)。對(duì)于它的賦值是立刻發(fā)生的(假設(shè)進(jìn)程已啟動(dòng))，即是一種時(shí)間延遲為零的賦值行為。信號(hào)則不同，信號(hào)含有全局性特性，它不僅能夠作為一種設(shè)計(jì)實(shí)體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，并且可通過(guò)信號(hào)與其它的實(shí)體進(jìn)行通信(端口本質(zhì)上也是一種信號(hào))。信號(hào)的賦值并不是立刻發(fā)生的，它發(fā)生在一種進(jìn)程結(jié)束時(shí)。賦值過(guò)程總是有某種延時(shí)的，它反映了硬件系統(tǒng)并不是立刻發(fā)生的，它發(fā)生在一種進(jìn)程結(jié)束時(shí)。賦值過(guò)程總是有某些延時(shí)的，它反映了硬件系統(tǒng)的重要特性，綜合后能夠找到與信號(hào)對(duì)應(yīng)的硬件構(gòu)造，如一根傳輸導(dǎo)線、一種輸入/輸出端口或一種D觸發(fā)器等。14、名詞解釋：VHDL、.實(shí)體闡明、.構(gòu)造體、類屬表、數(shù)據(jù)對(duì)象、并行語(yǔ)句、程序包。答：1）VHDL（VeryhighspeedintergatedcircuitHardwareDescriptionLanguage）:非常高速集成電路的硬件描述語(yǔ)言。2）實(shí)體闡明：用來(lái)描述電路器件的外部狀況及各信號(hào)端口的基本性質(zhì)。3）構(gòu)造體:通過(guò)若干并行語(yǔ)句來(lái)描述設(shè)計(jì)實(shí)體的邏輯功效（行為描述）或內(nèi)部電路構(gòu)造（構(gòu)造描述），從而建立設(shè)計(jì)實(shí)體輸出與輸入之間的關(guān)系。4）類屬表:用來(lái)擬定設(shè)計(jì)實(shí)體中定義的局部常數(shù)，用以將信息參數(shù)傳遞到實(shí)體，用類屬表指明器件的某些特性。最慣用的是上升沿和下降沿之類的延遲時(shí)間，負(fù)載電容、驅(qū)動(dòng)能力和功耗等。5）數(shù)據(jù)對(duì)象:數(shù)據(jù)對(duì)象是數(shù)據(jù)類型的載體，共有三種形式的對(duì)象：Constant（常量）、Variable（變量）、Signal（信號(hào)）。6）并行語(yǔ)句:并行語(yǔ)句有五種類型，能夠把它們當(dāng)作構(gòu)造體的五種子構(gòu)造。這五種語(yǔ)句構(gòu)造本身是并行語(yǔ)句，但內(nèi)部可能含有并行運(yùn)行的邏輯描述語(yǔ)句或次序運(yùn)行的邏輯描述語(yǔ)句，如進(jìn)程內(nèi)部包含的即為次序語(yǔ)句。五種語(yǔ)句構(gòu)造分別為塊語(yǔ)句、進(jìn)程語(yǔ)句、信號(hào)賦值語(yǔ)句、子程序調(diào)用語(yǔ)句和元件例化語(yǔ)句。7）程序包:程序包可定義某些公用的子程序、常量以及自定義數(shù)據(jù)類型等。多個(gè)VHDL編譯系統(tǒng)都含有多個(gè)原則程序包，如Std-Logic-1164和Standard程序包。顧客也可已自行設(shè)計(jì)程序包。程序包由兩個(gè)獨(dú)立的單元構(gòu)成：程序包聲明單元和程序包體單元構(gòu)成。8、元件例化語(yǔ)句的作用是什么？答：元件例化語(yǔ)句作用：把已經(jīng)設(shè)計(jì)好的設(shè)計(jì)實(shí)體稱為一種元件或一種模塊，它能夠被高層次的設(shè)計(jì)引用。是使VHDL設(shè)計(jì)構(gòu)成自上而下層次設(shè)計(jì)的重要途徑。15、信號(hào)與變量的區(qū)別有哪些？信號(hào)能夠用來(lái)描述哪些硬件特性？答：變量賦值與信號(hào)賦值的區(qū)別在于，變量含有局部特性，它的有效只局限于所定義的一種進(jìn)程中，或一種子程序中，它是一種局部的、臨時(shí)性數(shù)據(jù)對(duì)象(在某些狀況下)。對(duì)于它的賦值是立刻發(fā)生的(假設(shè)進(jìn)程已啟動(dòng))，即是一種時(shí)間延遲為零的賦值行為。信號(hào)則不同，信號(hào)含有全局性特性，它不僅能夠作為一種設(shè)計(jì)實(shí)體內(nèi)部各單元之間數(shù)據(jù)傳送的載體，并且可通過(guò)信號(hào)與其它的實(shí)體進(jìn)行通信(端口本質(zhì)上也是一種信號(hào))。信號(hào)的賦值并不是立刻發(fā)生的，它發(fā)生在一種進(jìn)程結(jié)束時(shí)。賦值過(guò)程總是有某種延時(shí)的，它反映了硬件系統(tǒng)并不是立刻發(fā)生的，它發(fā)生在一種進(jìn)程結(jié)束時(shí)。賦值過(guò)程總是有某些延時(shí)的，它反映了硬件系統(tǒng)的重要特性，綜合后能夠找到與信號(hào)對(duì)應(yīng)的硬件構(gòu)造，如一根傳輸導(dǎo)線、一種輸入/輸出端口或一種D觸發(fā)器等。16、什么是并行語(yǔ)句？什么是次序語(yǔ)句？答：并行語(yǔ)句重要用來(lái)描述模塊之間的連接關(guān)系，次序語(yǔ)句普通用來(lái)實(shí)現(xiàn)模塊算法部分。17、進(jìn)程語(yǔ)句的特點(diǎn)是什么？答：進(jìn)程(PROCESS)語(yǔ)句是最具VHDL語(yǔ)言特色的語(yǔ)句。由于它提供了一種用算法(次序語(yǔ)句)描述硬件行為的辦法。進(jìn)程事實(shí)上是用次序語(yǔ)句描述的一種進(jìn)行過(guò)程，也就是說(shuō)進(jìn)程用于描述次序事件。重要特點(diǎn)有：進(jìn)程與進(jìn)程或其它并發(fā)語(yǔ)句之間的并發(fā)性；進(jìn)程內(nèi)部的次序性；進(jìn)程的啟動(dòng)于掛起（由敏感信號(hào)的變化來(lái)啟動(dòng)），并不是任何時(shí)候都處在啟動(dòng)狀態(tài)。：進(jìn)程與進(jìn)程或其它并發(fā)語(yǔ)句之間的通信。18、什么是重載運(yùn)算符？VHDL的IEEE庫(kù)中的哪個(gè)程序包預(yù)定義了該操作符？答：為不同數(shù)據(jù)類型間的運(yùn)算帶來(lái)極大的方便,通過(guò)重新定義運(yùn)算符的方式，允許被重載的運(yùn)算符能夠?qū)π碌臄?shù)據(jù)類型進(jìn)行操作，或者允許不同的數(shù)據(jù)類型之間用此運(yùn)算符進(jìn)行運(yùn)算。這就是重載運(yùn)算符。VHDL的IEEE庫(kù)中的STD_LOGIC_UNSIGNED程序包預(yù)定義了該操作符。19、并行信號(hào)賦值語(yǔ)句有哪三種形式？條件信號(hào)賦值語(yǔ)句又分別與什么語(yǔ)句等效？答：簡(jiǎn)樸信號(hào)賦值語(yǔ)句、條件信號(hào)賦值語(yǔ)句和選擇信號(hào)賦值語(yǔ)句。條件信號(hào)賦值語(yǔ)句與進(jìn)程中的多選擇IF語(yǔ)句等價(jià)。20、Case語(yǔ)句有什么特點(diǎn)？其分支條件使用時(shí)有哪些注意事項(xiàng)？答：CASE語(yǔ)句根據(jù)滿足的條件直接選擇多項(xiàng)次序語(yǔ)句中的一項(xiàng)執(zhí)行。用來(lái)描述總線或編碼、譯碼行為?？勺x性比IF語(yǔ)句強(qiáng)。使用CASE語(yǔ)句需注意下列幾點(diǎn)：(1)條件句中的選擇值必須在體現(xiàn)式的取值范疇內(nèi)。(2)除非全部條件句中的選擇值能完整覆蓋CASE語(yǔ)句中體現(xiàn)式的取值，否則最末一種條件句中的選擇必須用“OTHERS”表達(dá)。它代表已給的全部條件句中未能列出的其它可能的取值，這樣能夠避免綜合器插入不必要的寄存器。這一點(diǎn)對(duì)于定義為STD_LOGIC和STD_LOGIC_VECTOR數(shù)據(jù)類型的值尤為重要，由于這些數(shù)據(jù)對(duì)象的取值除了1和0以外，還可能有其它的取值，如高阻態(tài)Z、不定態(tài)X等。(3)CASE語(yǔ)句中每一條件句的選擇只能出現(xiàn)一次，不能有相似選擇值的條件語(yǔ)句出現(xiàn)。(4)CASE語(yǔ)句執(zhí)行中必須選中，且只能選中所列條件語(yǔ)句中的一條。這表明CASE語(yǔ)句中最少要包含一種條件語(yǔ)句。21、元件例化語(yǔ)句的作用是什么？如何進(jìn)行元件例化？元件例化時(shí)端口映射有哪兩種方式？有什么注意事項(xiàng)？答：把低層次元件安裝（調(diào)用）到現(xiàn)在層次設(shè)計(jì)實(shí)體內(nèi)部的過(guò)程。涉及類屬參數(shù)傳遞、元件端口映射。例化名稱：例化元件名稱［GENERICMAP(類屬名稱＝﹥體現(xiàn)式--類屬參數(shù)的映射的對(duì)應(yīng)關(guān)系｛，類屬名稱＝﹥體現(xiàn)式｝）］［端口名稱＝﹥］體現(xiàn)式--元件端口的映射｛，［端口名稱＝﹥］體現(xiàn)式｝）；元件例化時(shí)端口映射有兩種方式：名稱關(guān)聯(lián)方式：低層次端口名＝﹥現(xiàn)在層次端口名、信號(hào)名；位置關(guān)聯(lián)方式：（現(xiàn)在層次端口名，現(xiàn)在層次端口名，?）；22.‘簡(jiǎn)述QuartusII的設(shè)計(jì)流程。答：QuartusII的設(shè)計(jì)過(guò)程涉及設(shè)計(jì)項(xiàng)目的建立與設(shè)計(jì)的輸入、設(shè)計(jì)編譯、設(shè)計(jì)校驗(yàn)（仿真和定時(shí)分析）、器件編程四個(gè)環(huán)節(jié)。設(shè)計(jì)輸入：能夠采用原理圖輸入、HDL語(yǔ)言描述、及波形輸入等幾個(gè)方式。設(shè)計(jì)編譯：先根據(jù)設(shè)計(jì)規(guī)定設(shè)定編譯參數(shù)和編譯方略，如器件的選擇、邏輯綜合方式的選擇等。然后根據(jù)設(shè)定的參數(shù)和方略對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行網(wǎng)表提取、邏輯綜合和器件適配，并產(chǎn)生報(bào)告文獻(xiàn)、延時(shí)信息文獻(xiàn)及編程文獻(xiàn)，供分析仿真和編程使用。設(shè)計(jì)校驗(yàn)（項(xiàng)目仿真）：涉及功效仿真、時(shí)序仿真和定時(shí)分析，能夠運(yùn)用軟件的仿真功效來(lái)驗(yàn)證設(shè)計(jì)項(xiàng)目的邏輯功效與否對(duì)的。器件編程與驗(yàn)證：用通過(guò)仿真確認(rèn)后的編程文獻(xiàn)通過(guò)編程器（Programmer）將設(shè)計(jì)下載到實(shí)際芯片中，最后測(cè)試芯片在系統(tǒng)中的實(shí)際運(yùn)行性能。在設(shè)計(jì)過(guò)程中，如果出現(xiàn)錯(cuò)誤，則需重新回到設(shè)計(jì)輸入階段，改正錯(cuò)誤或調(diào)節(jié)電路后重復(fù)上述過(guò)程?；蛘撸涵h(huán)節(jié)1：建立工作庫(kù)文獻(xiàn)夾；2：編輯設(shè)計(jì)文獻(xiàn)；3：存盤，注意實(shí)體名與文本取名一致；4：創(chuàng)立工程；5：選擇目的器件；6：?jiǎn)?dòng)編譯；7：建仿真波形文獻(xiàn)；8：仿真測(cè)試和波形分析；9：引腳鎖定并編譯；10：編程下載/配備；11：硬件測(cè)試。23、設(shè)計(jì)項(xiàng)目的驗(yàn)證有哪幾個(gè)辦法？答：涉及功效仿真、時(shí)序仿真和定時(shí)分析。功效仿真又稱前仿真，是在不考慮器件延時(shí)