rl的故障充足率計(jì)算方法研究

rl的故障充足率計(jì)算方法研究

1rtl的故障覆蓋率隨著vlv項(xiàng)目規(guī)模的擴(kuò)大，檢查變得越來越困難。另一方面，門級測試分析不能滿足實(shí)際需求。另一方面，dft（基于電路結(jié)構(gòu)的測試）措施通常會影響項(xiàng)目的進(jìn)度。根據(jù)thacker等人的研究，門級網(wǎng)絡(luò)的可訪問性由rtl（registration屬性）的結(jié)構(gòu)描述決定。如果我們能夠在rtl中預(yù)測電路故障的覆蓋率，肯定是件好事。ghosh、worm和sanch提出了幾種基于rtl的高級故障模型和模擬技術(shù)，但這些模型并沒有根據(jù)高模型故障和門級故障確定應(yīng)用于行為級故障模型。haie等人提出了行為級故障模型，但很難實(shí)現(xiàn)其目標(biāo)。因?yàn)槿绻虚T級的故障都可以找到相應(yīng)的rtl故障。根據(jù)配置級別固定故障模型的特點(diǎn)，conno等人提出了基于rtl的固定故障模型，并提供了相應(yīng)的模擬方法。然而，文獻(xiàn)中沒有解決多模塊誤差覆蓋計(jì)算的問題。thacker等人提出了一種基于每個(gè)模塊數(shù)量的加權(quán)rtl故障估算方法，該方法占整個(gè)vlasi系統(tǒng)的故障覆蓋率。文獻(xiàn)方法必須邏輯結(jié)合，不能完全基于rtl。在這項(xiàng)工作的基礎(chǔ)上，我們提出了一種新的開發(fā)工具來預(yù)測rtl故障數(shù)量，并獲得了完整的rtl故障覆蓋計(jì)算方法。2rtl的分類假定一個(gè)VLSI系統(tǒng)總共有G個(gè)門級的固定型故障,這些故障分布于M個(gè)模塊,第m個(gè)模塊分布有Gm個(gè)故障,總的故障數(shù)為G,則第m個(gè)模塊的權(quán)重Wm=Gm/G.若第m個(gè)模塊門級可測的故障數(shù)為G′m,則第m個(gè)模塊的門級故障覆蓋率Cgm=G′m/Gm,總的門級故障覆蓋率C=∑m=1MGmCgmG=∑m=1MWmCgm(1)C=∑m=1ΜGmCgmG=∑m=1ΜWmCgm(1)如果第m個(gè)模塊的RTL故障數(shù)為Rm,RTL的故障覆蓋率為Cm,類似地可得出整個(gè)VLSI系統(tǒng)的RTL故障覆蓋率CRTL.雖然各模塊Cm與Cgm差別不大,可以用Cm代替Cgm,但是相同的Rm對應(yīng)的Gm可能差別巨大,所以CRTL和C之間往往差別比較大.文獻(xiàn)提出了新的計(jì)算方法Cˉˉˉ=∑m=1MGamCmGa=∑m=1MWamCm(2)Cˉ=∑m=1ΜGamCmGa=∑m=1ΜWamCm(2)其中,Ga表示VLSI系統(tǒng)的門數(shù);Gam表示第m個(gè)模塊的門數(shù);Wam表示第m個(gè)模塊在整個(gè)系統(tǒng)中所占門數(shù)的比重;CˉˉˉCˉ表示系統(tǒng)的故障覆蓋率,CˉˉˉCˉ可以近似表示C.分析式(1),(2)可以發(fā)現(xiàn)差別如下:(1)用Wam取代了Wm;(2)Cm代替了Cgm.但是,Wam只有把RTL設(shè)計(jì)綜合到門級之后才能得到,這樣系統(tǒng)的故障覆蓋率計(jì)算還是不能夠完全在RTL進(jìn)行.根據(jù)式(1),(2),本文用預(yù)估出的各模塊故障數(shù)占總的故障數(shù)的比重Wsm來代替Wm,Wsm的計(jì)算完全在RTL實(shí)現(xiàn),根據(jù)Wsm計(jì)算出系統(tǒng)故障覆蓋率Cs=∑m=1MWsmCm.(3)Cs=∑m=1ΜWsmCm.(3)3vlsi系統(tǒng)的故障建模一個(gè)VerilogRTL模塊,除了變量和語法關(guān)鍵字之外,還包含運(yùn)算符,除了變量上的固定型故障,運(yùn)算符上也有固定型故障.采用測量程序測量運(yùn)算符在不同信號位寬條件下包含的故障數(shù),再結(jié)合電路結(jié)構(gòu)相關(guān)的故障數(shù)計(jì)算規(guī)則,就可以在RTL預(yù)估一個(gè)模塊的門級故障數(shù).采用預(yù)估出的各模塊故障數(shù)占總的故障數(shù)的比重(Wsm)作為權(quán)重系數(shù),就得到了整個(gè)VLSI系統(tǒng)的故障覆蓋率Cs.3.1法律條件下不同的工藝庫下設(shè)置rtl運(yùn)算符實(shí)驗(yàn)過程本文研究了如表1所示的Verilog中常用的運(yùn)算符,暫時(shí)不包括乘法和除法等運(yùn)算符,因?yàn)樵擃惒考谧鲞壿嬙O(shè)計(jì)時(shí)往往要經(jīng)過特別的設(shè)計(jì).通過實(shí)驗(yàn)發(fā)現(xiàn),基本上所有的運(yùn)算符在不同信號位寬時(shí)的故障數(shù)可以用一條一次曲線來擬合,圖1所示為“==”運(yùn)算符的實(shí)驗(yàn)結(jié)果與擬合曲線,y為故障數(shù)目,x為變量位寬.由于庫器件的差異,門級故障數(shù)在不同的工藝庫下存在差異,相應(yīng)的RTL運(yùn)算符在不同的工藝庫下對應(yīng)不同的擬合曲線,因此,即使在不同的工藝庫下預(yù)測出的故障數(shù)與實(shí)際的門級故障數(shù)的誤差也會在一定范圍之內(nèi),如表2所示.3.2ght-同乘子法lhs為了使RTL的故障數(shù)預(yù)測更為準(zhǔn)確,還應(yīng)該考慮電路結(jié)構(gòu)的影響,應(yīng)遵循如下的故障數(shù)計(jì)算規(guī)則.為了表述的方便,將條件表達(dá)式稱為CE(ConditionExpression),賦值表達(dá)式右邊稱為RHS(Right-Hand-Side),賦值表達(dá)式左邊稱為LHS(Left-Hand-Side).規(guī)則1.常量一般不能綜合出對應(yīng)的器件,所以只對變量計(jì)算故障數(shù).規(guī)則2.因?yàn)樵趦?yōu)化的過程中信號都被縮減到實(shí)際使用的位寬,所以當(dāng)信號有位寬限制時(shí),按實(shí)際的位寬限制計(jì)算故障數(shù).規(guī)則3.因?yàn)镃E只相當(dāng)于一個(gè)布爾變量,所以如果相同的CE多次出現(xiàn),在重復(fù)引用的地方作為一個(gè)1bit變量來計(jì)算.規(guī)則4.LHS重復(fù)出現(xiàn)時(shí),只相當(dāng)于用不同的CE來控制它取不同的值,因此它的輸入有多個(gè),但輸出只有一個(gè).所以當(dāng)LHS重復(fù)引用時(shí)只計(jì)算一次.規(guī)則5.RHS重復(fù)出現(xiàn)時(shí),相當(dāng)于它的扇出增加,因此重復(fù)引用的地方要計(jì)算相應(yīng)位寬連線的故障.3.3綜合器/工藝庫的選型對ITC99Banchmarks中polito-itc99大部分電路(Verilog描述由沈理等完成)和實(shí)際設(shè)計(jì)中的一些模塊進(jìn)行了分析.綜合工具采用Synopsys公司的DesignCompiler.綜合庫分別采用0.35μm和0.18μm的工藝庫,實(shí)驗(yàn)如表2所示.從表2的結(jié)果可以看出,大部分模塊預(yù)測誤差都在±6%以內(nèi),一些比較大的模塊效果更好.故障數(shù)的預(yù)測結(jié)果與綜合器、工藝庫都有一定的關(guān)系,如果綜合器或者工藝庫發(fā)生了改變,只要重新測定運(yùn)算符的擬合曲線,就可以預(yù)測相應(yīng)的門級故障數(shù),如表1,2所示.另外,由于電路的可測試性并不隨著綜合器或者工藝庫的改變有大的變化,因此可以基于現(xiàn)有的綜合器和工藝庫進(jìn)行分析,同樣可以縮短VLSI芯片的設(shè)計(jì)周期.4rtl的仿真實(shí)驗(yàn)和結(jié)果分析故障的注入方法和原理見文獻(xiàn),RTL的故障模擬器采用Verifault-XL.第一個(gè)測試實(shí)例由兩個(gè)模塊組成,其RTL故障數(shù)都為100,門級故障數(shù)分別為232和438.在RTL預(yù)測的故障數(shù)分別為255和441.進(jìn)行故障仿真,當(dāng)M1和M2的RTL故障覆蓋率分別為96.8%和1.1%時(shí),總的RTL故障覆蓋率為48.9%,而根據(jù)式(3)計(jì)算出的故障覆蓋率為36%,與實(shí)際的門級故障覆蓋率34%非常接近.第二個(gè)測試實(shí)例中TOP層封裝了4個(gè)模塊.在0.35μm和0.18μm工藝庫下分別進(jìn)行了三次RTL和門級故障仿真.說明利用預(yù)測故障數(shù)作為權(quán)重系數(shù)的計(jì)算方法是有效可行的.實(shí)驗(yàn)結(jié)果如表3所示,表明利用預(yù)測故障數(shù)作為權(quán)重系數(shù)的計(jì)算方法是有效的.在RTL進(jìn)行故障仿真時(shí)間明顯要比門級短.測試系統(tǒng)在一臺內(nèi)存為256MB,賽揚(yáng)P-II700的PC上進(jìn)行仿真.RTL的一次故障仿真耗時(shí)大約為6min,而門級的仿真一次耗時(shí)約為43min.RTL的