青島科技大學(xué)計(jì)算機(jī)組成原理計(jì)算機(jī)組成原理試卷1(計(jì)算機(jī))2011A

2011-2012學(xué)年擬題學(xué)院（系）：用專業(yè):學(xué)期計(jì)算機(jī)組成原理（A）課程考試試題擬題人:信息科學(xué)技術(shù)學(xué)院校對人：胡乃平。(4-1)A．2006H。(4-1)A．2006HB.2007HC.2008HD.2009H計(jì)算機(jī)科學(xué)與技術(shù)答案寫在答題紙上，寫在試題紙上無效）選擇題（60分，每小題2分）1、下面關(guān)于計(jì)算機(jī)發(fā)展趨勢的說法，不可能的是 。（1-9）計(jì)算機(jī)的智能程度越來越高，未來可以取代人腦進(jìn)行思考。計(jì)算機(jī)的速度越來越快，每秒可以完成幾十億次基本運(yùn)算。計(jì)算機(jī)的體積越來越小，可以放到口袋里。計(jì)算機(jī)的價(jià)格越來越便宜。2、某機(jī)器字長16位，主存按字節(jié)編址，轉(zhuǎn)移指令采用相對尋址，由兩個(gè)字節(jié)組成，第一字節(jié)為操作碼字段，第二字節(jié)為相對位移量字段，假定取指令時(shí)，每取一個(gè)字節(jié)PC自動(dòng)加1,若某轉(zhuǎn)移指令所在主存地址為2000H,相對位移量字段的內(nèi)容為06H,則該轉(zhuǎn)移指令成功轉(zhuǎn)以后的目標(biāo)地址是.3、浮點(diǎn)數(shù)加減運(yùn)算過程一般包括對階、尾數(shù)運(yùn)算、規(guī)格化、舍入和判溢出步驟,設(shè)浮點(diǎn)數(shù)的階碼和尾數(shù)均采用補(bǔ)碼表示，且位數(shù)分別為5位和7位（均含2位符號位),若有兩個(gè)數(shù)X=27x29/32,Y=25x5/8,則用浮點(diǎn)加法計(jì)算X+Y的最終結(jié)果是 。(2-2)001111100010B.001110100010C.010000010001D.發(fā)生溢出4、 假設(shè)某系統(tǒng)總線在一個(gè)總線周期中并行傳輸4字節(jié)信息，一個(gè)總線周期占用2個(gè)時(shí)鐘周期,總線時(shí)鐘頻率為10MHz,則總線帶寬是—。(6-1)A．10MB/s B.20MB/s C.40MB/s D.80MB/s。5、 間接尋址第一次訪問內(nèi)存所得到的是操作數(shù)的有效地址，該地址經(jīng)系統(tǒng)總線的—傳送到CPU。(6-3)A?數(shù)據(jù)總線 B?地址總線 C?控制總線 D?總線控制器6、 CPU中的數(shù)據(jù)總線寬度會影響—。(6-14)A?內(nèi)存容量的大小B?系統(tǒng)的運(yùn)算速度C.指令系統(tǒng)的指令數(shù)量 D.寄存器的寬度7、 現(xiàn)在有存儲器SRAM、DRAM、Cache以及寄存器、磁帶、光盤，存儲速度由快到慢的順序?yàn)?A?寄存器，Cache，SRAM，DRAM，磁盤，光盤，磁帶B?Cache，寄存器，SRAM，DRAM，磁盤，光盤，磁帶C?寄存器，Cache，DRAM，SRAM，磁盤，光盤，磁帶D?寄存器，Cache，SRAM，DRAM，磁帶，磁盤，光盤8、 在CPU與主存之間設(shè)置高速緩沖存儲器Cache,其主目的是為了—(3-14)A?擴(kuò)大主存的存儲容量提高CPU對主存的訪問效率既擴(kuò)大主存的容量又提高存取速度提高外存儲器的速度9、 在一個(gè)引入Cache的計(jì)算機(jī)主存中,已知Cache為16KB,主存為128MB,Cache中塊的大小為1KB,當(dāng)采用直接映像時(shí),主存地址的二進(jìn)制格式為 。（3-12）A?7位區(qū)號,4位塊號,1位內(nèi)地址B?7位區(qū)號,16位塊號,11位內(nèi)地址C?13位區(qū)號,4位塊號,10位內(nèi)地址D?27位區(qū)號,14位塊號,10位內(nèi)地址10、下列數(shù)據(jù)中，最大的數(shù)為 （2-9）（10010101）2B.（224）8C.（96）16D.（147）1011、用某個(gè)寄存器中的內(nèi)容作為操作數(shù)的尋址方式稱為 尋址。（4-4）直接B.間接 C.寄存器直接 D?寄存器間接12、 某機(jī)的主存為64Kx16位,若采用單字長、單地址指令,共60條,采用直接、間接、變址等尋址方式設(shè)計(jì)指令格式，那么它們對應(yīng)的尋址范圍為 （4-9）A?256單元、64K、64K B?512單元、64、64C?256單元、64、64KD?256單元、64、6413、相對于微程序控制器，硬布線控制器的特點(diǎn)是 。（5-2）指令執(zhí)行速度慢,指令功能的修改和擴(kuò)展容易指令執(zhí)行速度慢,指令功能的修改和擴(kuò)展難C?指令執(zhí)行速度快,指令功能的修改和擴(kuò)展容易D?指令執(zhí)行速度快,指令功能的修改和擴(kuò)展難14、 CPU中控制器的功能是—。(5-7)A?產(chǎn)生時(shí)序信號B?從主存取出一條指令C?完成指令操作的譯碼D?從主存取出指令,完成指令操作碼譯碼,并產(chǎn)生有關(guān)的操作控制信號,以解釋執(zhí)行該指令15、 在CPU中,保存當(dāng)前正在執(zhí)行的指令的寄存器為—;算術(shù)邏輯運(yùn)算的結(jié)果通常放在___或 中。(5-10)A?指令寄存器，數(shù)據(jù)寄存器，累加器B?地址寄存器，程序計(jì)數(shù)器，數(shù)據(jù)寄存器C?指令寄存器，通用寄存器，累加器D?地址寄存器，程序計(jì)數(shù)器，累加器16、 已知［X/21=C6H,計(jì)算機(jī)的機(jī)器字長為8位二進(jìn)制編碼,則兇嚴(yán)—。補(bǔ)補(bǔ)(2-31)A?8CHB?18HC?E3HD?F1H17、 下列選項(xiàng)中，不屬于RISC的特點(diǎn)的是—。(4-14)A?指令的操作種類比較少B?指令長度固定且指令格式較少C?尋址方式比較少D?訪問內(nèi)存需要的機(jī)器周期比較短18、微程序控制器中，機(jī)器指令與微指令的關(guān)系是 。(5-14)A?每一條機(jī)器指令由一條微指令來執(zhí)行B?每一條機(jī)器指令由一段微指令編寫的微程序來解釋執(zhí)行C?每一條機(jī)器指令組成的程序可由一條微指令來執(zhí)行D?一條微指令由若干條機(jī)器指令組成19、 下列關(guān)于存儲器的說法正確的是 (3-7)CPU訪存時(shí)間由存儲器的容量決定ROM和RAM在存儲器中是統(tǒng)一編址的ROM中任一單元可以隨機(jī)性訪問D?DRAM是破壞性讀出,因此需要讀后重寫20、采用微程序控制的目的是 。(5-17)A?提高速度B?簡化控制器設(shè)計(jì)與結(jié)構(gòu)C?使功能很簡單的控制器能降低成本D?不再需要機(jī)器語言21、若一臺計(jì)算機(jī)的字長為4個(gè)字節(jié)，則表明該機(jī)器 (3-9)A?能處理的數(shù)值最大為4位十進(jìn)制B?能處理的數(shù)值最最多由4位二進(jìn)制組成C?在CPU中能夠作為一個(gè)整體處理32位的二進(jìn)制代碼D?在CPU中運(yùn)算的結(jié)果最大為23222、關(guān)于ASCII編碼的正確描述是 (2-8)A?使用8位的二進(jìn)制代碼，最右邊一位為1使用8位的二進(jìn)制代碼，最左邊一位為0使用8位的二進(jìn)制代碼，最右邊一位為0D.使用8位的二進(jìn)制代碼，最左邊一位為123、信息可以在兩個(gè)方向上同時(shí)傳輸?shù)目偩€屬于 (6-9)A?單工總線B?半雙工總線C?全雙工總線D?單向總線24、下列選項(xiàng)中的值，與十進(jìn)制327.6875等價(jià)的是 (2-10)A?(123?2345) B?(465?8932)168C?(0101000111?1011)2D?(0101000111?0010)225、 假定一臺計(jì)算機(jī)的顯示存儲器用DRAM芯片實(shí)現(xiàn),若要求顯示分辨率為1600*1200,顏色深度為24位,幀頻為85Hz,顯示總帶寬的50%用來刷新屏幕，則需要的顯存總帶寬至少約為 (7-3)A?245MbpsB?979MbpsC?1958MbpsD?7834Mbps26、 磁盤存取時(shí)間包括尋道的時(shí)間、定位扇區(qū)時(shí)間，以及讀寫數(shù)據(jù)的時(shí)間，若磁盤的轉(zhuǎn)速提高一倍則 。(7-7)A?平均存取時(shí)間減少B.平均尋道時(shí)間減少C?存儲的密度增加一倍D?平均尋道時(shí)間增加27、 下列BCD碼中,不是合法的8421碼的是—(2-12)A?01111001 B?11010110C?00000100 D?1000010128、 指令流水線將一條指令的執(zhí)行過程分為四步，其中第1、2和4步的經(jīng)過時(shí)間為t。若該流水線順序執(zhí)行50條指令共用153t,并且不考慮相關(guān)問題,則該流水線的瓶頸第3步的時(shí)間為 t。(5-23)A．2 B．3 C?4 D?529、下列選項(xiàng)中的英文縮寫均為總線標(biāo)準(zhǔn)的是 （6-2）A：PCI、CRT、USB、EISA B：ISA、CPI、VESA、EISAC：ISA、SCSI、RAM、MIPSD：ISA、EISA、PCI、PCI-Express30、下面關(guān)于擴(kuò)展操作碼說法，不正確的是 。（2-3）A?在指令格式中采用擴(kuò)展操作碼的設(shè)計(jì)方案是為了保持指令字長不變,而增加指令操作的數(shù)量B?在指令格式中采用擴(kuò)展操作碼的設(shè)計(jì)方案是為了保持指令操作的數(shù)量不變，而增加指令字長C?通常在指令字中用一個(gè)固定長度的字段來表示基本操作碼,而對于一部分不需要的某個(gè)地址碼的指令，把它們的操作碼擴(kuò)充到該地址字段D?一個(gè)實(shí)際可行的優(yōu)化編碼的方法是擴(kuò)展操作碼法,它是介于定長編碼和哈夫曼編碼之間的編碼方式，操作碼字段的位數(shù)既不是固定的，又不是任意的，而是有限幾種長度二、綜合題（40分）1、 （6分）設(shè)機(jī)器數(shù)字長為8位，若A=+15,B=+24,求［A-B］補(bǔ)并還原成真值。（2-41）2、 （9分）某CPU的16位單字長指令格式如下：42118OPMIXD其中：?D為形式地址，用補(bǔ)碼表示（其中1位符號位）；?I為直接/間接尋址方式：1=1為間接尋址方式,1=0為直接尋址方式；?M為尋址方式：0為直接尋址,1為基址尋址,2為相對尋址,3為立即尋址;?X為變址尋址。設(shè)PC、Rx、Rb分別為指令計(jì)數(shù)器、變址寄存器、基地址寄存器，E為有效地址，請回答以下問題：該指令格式能定義多少種不同的操作？立即尋址操作數(shù)的范圍是多少？在非間接尋址情況下，寫出計(jì)算各有效地址的表達(dá)式；間接尋址時(shí)，尋址范圍是多少？(4-20)3、 (10分)設(shè)某計(jì)算機(jī)的Cache采用4路組相聯(lián)映像,已知cache的容量為1KB,主存容量為1MB,每個(gè)字塊有16個(gè)字,每個(gè)字有32位。請回答：主存地址共有多少位(按字編址)？主存地址字段中主存字塊標(biāo)記，組地址標(biāo)記和塊內(nèi)地址各需多少位？(3)說明層次結(jié)構(gòu)的存儲系統(tǒng)中采用Cache和虛擬存儲器的目的有何不同。4、 (15分)某計(jì)算機(jī)字長16位，采用16位定長指令字結(jié)構(gòu)，部分?jǐn)?shù)據(jù)通路結(jié)構(gòu)如圖所示。圖中所有控制信號為1時(shí)表示有效、為0時(shí)表示無效。例如控制信號MDRinE為1表示允許數(shù)據(jù)從DB打入MDR,MDRin為1表示允許數(shù)據(jù)從內(nèi)總線打入MDR。假設(shè)MAR的輸出一直處于使能狀態(tài)。加法指令“ADD(R1),R0”的功能為(R0)+((R1))f(R0),即將R0中的數(shù)據(jù)與R1的內(nèi)容所指主存單元的數(shù)據(jù)相加,并將結(jié)果送入R0中保存。MOMMemR臨訕DataAddrRIE?—TRin表給出了上述指令取值和譯碼階段每個(gè)節(jié)拍（時(shí)鐘周期）