頻率合成技術(shù)相關(guān)問題

頻率合成技術(shù)相關(guān)問題一.查閱資料分析鎖相環(huán)噪聲產(chǎn)生的原因及DDS雜散產(chǎn)生的原因及各自的抑制方法。1.1鎖相環(huán)噪聲：相位噪聲，就是指在系統(tǒng)內(nèi)各種噪聲作用下所表現(xiàn)的相位隨機起伏，相位的隨機起伏起必然引起頻率隨機起伏，這種起伏速度較快，所以又稱之為短期頻率穩(wěn)定度。理想情況下，合成器的輸出信號在頻域中為根單一的譜線，而實際上任何信號的頻譜都不可能絕對純凈，總會受到噪聲的調(diào)制產(chǎn)生調(diào)制邊帶。鎖相環(huán)主要有分頻器、鑒相器、振蕩器等基本電路組成，他們都會不同程度地引入噪聲到鎖相環(huán)系統(tǒng)中。晶體振蕩器的相位噪聲、壓控振蕩器(VCO)的相位噪聲、環(huán)路濾波器的相位噪聲、鑒相器的相位噪聲、電源引起的相位噪聲。1.2鎖相環(huán)噪聲抑制：針對不同類型的鎖相環(huán),有很多不同的方法來降低環(huán)內(nèi)的噪聲。對于有分頻器的鎖相環(huán)路來說,減小環(huán)路中分頻器的分頻比,就可以降低環(huán)路帶寬內(nèi)由鑒相器和基準源所引起的噪聲。對于減小鑒相器對鎖相環(huán)的噪聲貢獻,可以采取以下措施:a?增大Kd,可以抑制鑒相器引入的噪聲，提高環(huán)路的邊帶抑制能力；b.提高相頻率fr,降低鑒相輸入信號幅度;c.選擇合適的窄帶環(huán)路,即減小環(huán)路濾波器的固有頻率和阻尼系數(shù)。降低系統(tǒng)的相位噪聲還要選擇合適的環(huán)路帶寬。由前面的分析可知，環(huán)路對帶內(nèi)噪聲呈低通過濾特性，故希望環(huán)路帶寬fc越窄越好;但環(huán)路對VCO呈高通過濾特性,所以又希望環(huán)路帶寬fc越寬越好。為了使兩種類型的噪聲都得到合理的抑制，可以選擇環(huán)路帶寬fc在兩種噪聲源譜密度線的交叉點附近這樣在理論上就可以達到最佳的狀態(tài)。但是考慮到晶振噪聲實際上會惡化一些,所以實際帶寬要比交叉點帶寬略小一些。除了在系統(tǒng)方面改善相位噪聲外,也可以通過完善局部電路的方法改善噪聲性能:選擇具有最佳相位噪聲的基準振蕩源;選擇具有良好的耦合的振蕩器，并增大振蕩器的功率電平，以改善其信噪比;保證調(diào)諧電路的負載Q值盡可能的高,使振蕩器工作在最佳狀態(tài),來改善選擇性能。(晶振的相位噪聲+倍頻惡化的dB)要高于具體指標，頻率高時倍頻器次數(shù)減小有利于相位噪聲的減小。-般10KHZ以下的相位噪聲主要靠環(huán)路來改善VCO環(huán)內(nèi)的相位噪聲，在設(shè)計環(huán)路濾波器和主干射頻電路時，一定要采用小的封裝電阻，另外在設(shè)計衰減電路時，盡量采用型電路，不采用T型電路，因此沒在主干射頻電路上增加一個電阻就帶來-些相位噪聲的惡化。PLL是對電路很敏感的電路，所以在布板式電源要遠離PLL主干路，注意濾波?；祛l電路、中頻電爐對相位噪聲的影響不大，但要注意信號的功率不要太小，保證有足夠大的信噪比。高鑒相靈敏度有助于減小鑒相器與VCO之間電路噪聲相位噪聲的影響，調(diào)諧靈敏度低的VCO的相位噪聲好于調(diào)諧靈敏度高的VCO的相位噪聲。因此應(yīng)選用K較大的鑒相器，Kvco較小的VCO。VCO設(shè)計時應(yīng)注意選用低閃爍噪聲的震蕩管和變?nèi)荻O管，在保證工作帶寬的同時盡量提高諧振回路的Q值。DDS雜散：(1)?相位截斷引入的雜散：在DDS中，一般相位累加器的位數(shù)N大于ROM的尋址位數(shù)P，因此累加器的輸出尋址其N-P個低位就必須舍掉，這樣就不可避免地產(chǎn)生相位誤差，稱為相位截斷誤差，表現(xiàn)在輸出頻譜上就是雜散分量。因為DDS輸出信號通常是正弦信號，因此它的相位截斷具有明顯的周期性。這相當于周期性的引入一個截斷誤差，最終影響就是輸出信號帶有一定的諧波分量。相位截斷并不是每個輸出點都產(chǎn)生雜散。它們的大小取決于三個因素：累加器的位數(shù)N，尋址位數(shù)P，頻率控制字FCW。雜散分量分布在基頻兩邊，是DDS雜散的主要來源。(2)?幅度量化引入的雜散：由于DDS內(nèi)部波形存儲器中存儲的正弦幅度值是用二進制表示的，對于越過存儲器字長的正弦幅度值必須進行量化處理，這樣就引人了量化誤差。幅度量化主要有兩種方式，即舍入量化和截尾量化，實際中DDS多采用舍入量化方式。一般地，幅度量化引人的雜散水平低于相位截斷和DAC非理想轉(zhuǎn)換特性所引起的雜散水平。(3).DAC轉(zhuǎn)換引入的雜散：DAC轉(zhuǎn)換帶來的雜散主要包括DAC非線性帶來的雜散和DAC毛刺引起的雜散。由于DAC非線性的存在，使得查找表所得的幅度序列從DAC的輸入到輸出要經(jīng)過一個非線性的過程，加之DDS是一個采樣系統(tǒng)，產(chǎn)生的諧波分量會以采樣頻率為周期搬移。另外,DAC的有限分辨位數(shù),D/A轉(zhuǎn)換過程中的瞬間毛刺，時鐘泄露，轉(zhuǎn)換速率受限等，也會在數(shù)模轉(zhuǎn)換中產(chǎn)生了大量雜散頻率分量。DDS雜散抑制：(1)?采用抖動注入技術(shù)：由前面的分析可知相位截斷誤差給輸出信號引入了周期性的雜散,因此設(shè)法破壞雜散的周期性及其與信號的相關(guān)性,可以有效地抑制相位截斷帶來的誤差。抖動注入技術(shù)是基于打破相位截斷誤差周期性的原理工作的，采用抖動注入后的雜散抑制可達到與增加2bit相位尋址相同的效果。抖動注入采用加入滿足一定統(tǒng)計特性的擾動信號來打破誤差信號序列周期性，將具有較大幅度的單根雜散信號譜線的功率在較寬的頻率范圍內(nèi)進行平均來改善總的信號頻譜質(zhì)量。根據(jù)抖動注入的位置不同，可有頻率控制字加擾、ROM尋址加擾、幅度加擾，根據(jù)抖動注入的誤差對象不同，由相位截斷誤差加擾和幅度量化誤差加擾。C.E.Wheatly提出了一種針對相位截斷誤差的抖動注入方法，在每次累加器溢出時，產(chǎn)生一個隨機整數(shù)加到累加器上，使相位累加器的溢出隨機性的提前，從而打破周期性，抑制了雜散，但增加了背景噪聲。(2).ROM幅度表壓縮：DDS是通過查表將相位轉(zhuǎn)換為幅度值，如果能夠?qū)⒎缺磉M行壓縮就相當于增加了ROM數(shù)據(jù)尋址位數(shù)，DDS輸出頻譜將進一步得到改善。各國學者對此進行了研究并提出了各種壓縮算法，利用三角函數(shù)的恒等變換，將一個大的R0M分成幾個小R0M，通過邏輯控制電路實現(xiàn)對sin的近似。還可以利用弦信號的波形具有四分之一對稱性，R0M表中只需存儲［0,丌/2］的波形，在電路中利用相位的最高位控制輸出波形的符號，次高位控制ROM表的尋址，對相位和幅度進行適當?shù)姆D(zhuǎn)便可得到整周期波形，ROM表壓縮比4:1在成功壓縮了ROM表的同時也帶來了一些缺點，如邏輯控制電路復雜、實時性下降等。(3).PLL+DDS法：如前所述，DDS技術(shù)具有頻率分辨率高，頻率捷變速度快，變頻相位連續(xù)等優(yōu)點，但帶寬和雜波抑制較差，而PLL頻率合成技術(shù)具有寬帶、高頻率、頻譜質(zhì)量好，對雜散抑制較強等優(yōu)點，但其頻率捷變速度較慢。所以，在一些信號捷變速度、帶寬，頻譜質(zhì)量要求相對折中的電路中，結(jié)合PLL頻率合成技術(shù)與DDS技術(shù)的結(jié)合，將是一種解決DDS雜散的理想解決方案。二.自選器件采用鎖相環(huán)式頻率合成方法設(shè)計2.4GHZ頻率合成計。詳細設(shè)計給出原理圖(標明所選器件、引腳設(shè)置、元件連接)。PE3336的R計數(shù)器和M計數(shù)器的控制字可以采用串行或并行接口在數(shù)據(jù)控制邏輯中編程，也可利用直接接口輸入。因而PE3336也有串行、并行、直接接口三種數(shù)據(jù)接口方法。對定點(非跳變)頻率來說，使用直接接口方法最為簡單；如果使用在跳頻系統(tǒng)中，可以外接一個控制器，不斷地變換置碼來切換分頻比來實現(xiàn)，當然那樣采用并行置碼方式最為簡便。下面，采用直接接口置碼方式，簡單、低成本的設(shè)計一個高性能、穩(wěn)定可靠的2?4GHz的信號發(fā)生器。確定直接方式的置碼綜合考慮采用10MHz的晶振作為PE3336的fr信號，并采用5MHz作為鑒相頻率比較合適，這樣就可確定R為1由上面的公式2可知，M和A滿足以下關(guān)系：(M+1)=Fin/50-A/10。這里Fin為2?4GHz，對此不定方程A=0、M=47比較適合我們的實際需要。到此，就確定了置碼值。環(huán)路濾波器的設(shè)計環(huán)路濾波器具有低通特性，并對環(huán)路參數(shù)的調(diào)整起著決定性的作用。對于環(huán)路的設(shè)計，通?？梢园匆韵虏襟E進行：(1)決定VCO的劃分及捕捉時間。⑵決定鑒相器的型式，若是數(shù)字式環(huán)路，則總是以雙D鑒相器為好；若是IGO環(huán)，則

可以用正弦形取樣保持式鑒相器；若是工作頻率很高的環(huán)路，則可以用差放式鑒相器或二極管環(huán)形鑒相器。決定。注意的是如果按最快捕捉時間設(shè)計，這時若用雙D鑒相器，則可取rR=10~20,2E3=|jR/rR,E=O.7~V2計算FL(p)、F(p)及其有關(guān)元件值。不斷測量修正。VCQMl512PE3336VDE>M5A2HesdsAOAlBniLMiEA3VDDVCCPD_UPD_DVDDCexi電廉泵2MIWRFVCQMl512PE3336VDE>M5A2HesdsAOAlBniLMiEA3VDDVCCPD_UPD_DVDDCexi電廉泵2MIWRF基于上述介紹的設(shè)計原理和原則，2.4GHz頻率合成器的完整原理圖如上圖所示。使用了6個非門，其作用是增大鑒相電流，以便更有利于環(huán)路濾波器的設(shè)計。此外，這里使用了TPS76030的+5V和MIC2920A.12BS的+12V的兩片穩(wěn)壓芯片。三?自選器件采用DDS+PCL方法。設(shè)計1~2GHZ,Af=1KHZ的頻率合成器(要求同上)。DDS激勵PLL的頻率合成器的原理：DDS由相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器、低通濾波器和參考時鐘fc5部分構(gòu)成。經(jīng)過對頻率控制字K的線性累加,最終得到其輸出頻率fDDS與時鐘頻率fc之間的關(guān)系(其中N為相位累加器的位數(shù)):fDDS二k|2Nf由鑒相器PD、環(huán)路濾波器LF、壓控振蕩器VCO和分頻器構(gòu)成，如圖1所示。壓控振蕩器的瞬時頻率受來自環(huán)路濾波器的誤差電壓控制，其輸出信號的相位隨輸入信號相位的變化而變化,從而實現(xiàn)相位跟蹤。圖1H丄的結(jié)構(gòu)圖輸出頻率fo與fDDS的關(guān)系如下：fo二MxfDDS二MxK|2Nfc=KxAfmin⑴式中,fc為DDS的時鐘頻率;K為DDS的頻率控制字;Afmin為合成器輸出信號的頻率分辨率。整體方案：通過接口電路，把事先編好的程序載入FP2GA,即把頻率控制字送至DDS芯片的相位累加器中,相位累加器根據(jù)該頻率控制字輸出響應(yīng)的線性遞增的相位序列。該相位序列的高位通過相位幅度轉(zhuǎn)換器和DDS芯片內(nèi)的DAC得到被采樣過的正弦波，再通過低通濾波器得到一個比較光滑的正弦波即作為PLL的輸入。采用DDS激勵PLL的方法實現(xiàn)頻率合成，合成器的原理如圖2所示。圖2DD5滋勵的頻率合成器的原理圖器件選擇：本系統(tǒng)選擇了美國Xilinx公司生產(chǎn)的FPGA器件、Virtex-□系列器件XCV100-5BG256,酉己置芯片為XC18V01S020C,酉己置模式采用的MasterSerial模式。目前各大芯片制造廠商都相繼推出采用先進CMOS工藝生產(chǎn)的高性能和多功能的DDS芯片。比如,AD公司的AD985X系列,Qualcomm公司的Q2230和Q2334。但其中應(yīng)用較為廣泛的是AD公司的AD985X系列。和ADI公司以前的DDS芯片相比,AD9858的突出優(yōu)點在于它內(nèi)部具有4個頻率調(diào)諧寄存器，這使AD9858即使在單點頻模式下也可以1/8SYSCLK的速率在4個不同的頻率之間跳變，而且AD9858還含有4個相位偏移寄存器。這4套寄存器可通過AD9858的PSO、PS1管腳任意選擇，利用DSP的可編程I/O輸出引腳控制PSO、PS1進行跳瀕，其時間要遠遠小于傳統(tǒng)的通過對I/O端口操作進行跳瀕所需的時間。同時AD9858是第一個具有高達1GS/s的直接數(shù)字頻率合成器，其內(nèi)部時鐘可高達1GHz。由于AD9858可對輸入時鐘進行2分頻，所以外部輸入時鐘可高達2GHz。它具有313V的低電源供電優(yōu)點、方便靈活的外部接口方式、多種信號輸出形式即具有較高的性價比。合成器中的鑒相器選擇ADF4107。ADF4107能用于無線收發(fā)器在上變頻和下變頻的本振補償。

7Il5IlCifc&CkdsIVpHitACPtirtLi141WHi4DF4LOGiT為口卜=LflT7lUfN|J4nF2."IkI利~VCG I2.D些GqlLI7Il5IlCifc&CkdsIVpHitACPtirtLi141WHi4DF4LOGiT為口卜=LflT7lUfN|J4nF2."IkI利~VCG I2.D些GqlLI'''—ii-<lwkRmMilkRmi>；ncGi-fedGildGrjd9因皿:山ORIXIAptin9he： E^imppoTira-auriplv2_Vp>=VddJ.n.miuidRICHEac[htjt1@iTS&TlPpin^ite雯h&wn5J^5ffisnfamwiLiiirtursr"srlal.iFhssdkiilld^diiils?在DDS組成框圖中，若對DDS輸出信號進行數(shù)字調(diào)頻、調(diào)幅和調(diào)相，說明在基本框圖的哪個位■加入什么元件可實現(xiàn)以上調(diào)制輸出。DDS輸出波形的三個參數(shù)：幅度、頻率、相位都是由數(shù)字碼來決定的，而且這些數(shù)字碼可以用微機通過步進來做到精確控制。具體來說，DDS輸出波形的頻率分辨率由相位累加器的位數(shù)來決定，幅度分辨率由DAC的