第5章.組合邏輯電路應(yīng)用2

第五章組合邏輯電路應(yīng)用

主要介紹組合邏輯電路的功能、分析、設(shè)計(jì)和應(yīng)用。這些組合電路是：編碼器、譯碼器、數(shù)據(jù)分配器、數(shù)據(jù)選擇器、數(shù)值比較器和加法器。5.1編碼器編碼器分類：普通二進(jìn)制編碼器、二-十進(jìn)制編碼器、優(yōu)先編碼器

編碼：用二進(jìn)制代碼表示特定信息的過(guò)程。編碼器：實(shí)現(xiàn)編碼操作的電路。編碼器I0I1I2IN-1Y0Y1Y2Yn-1N/n線編碼器：輸出代碼位數(shù)待編碼的信號(hào)數(shù)2n>N一個(gè)對(duì)象需一個(gè)碼組，輸出代碼的組合數(shù)2n應(yīng)大于或等于待編碼的個(gè)數(shù)N

。

任何時(shí)刻只能對(duì)一個(gè)對(duì)象進(jìn)行編碼的編碼器叫普通編碼器。普通編碼器的輸入是一組相互排斥（一組出現(xiàn)，其余的都不得出現(xiàn)）的變量。5.1.1普通編碼器

設(shè)邏輯1表示對(duì)象要求編碼，邏輯0不要求編碼，這種邏輯表示稱為高電平輸入有效。對(duì)于這種情況，輸入信號(hào)的相互排斥性質(zhì)可用下式表示

用邏輯0表示對(duì)象要求編碼，邏輯1不要求編碼，這種邏輯表示稱為低電平輸入有效。輸入信號(hào)的相互排斥性質(zhì)可用下式表示表示在任何時(shí)刻，只能有1個(gè)輸入為邏輯1，其他都為邏輯0。表示在任何時(shí)刻，只允許1個(gè)輸入為邏輯0，其他都為邏輯1。設(shè)計(jì)將十進(jìn)制數(shù)碼編碼為8421BCD碼的二-十進(jìn)制普通編碼器。

設(shè)輸入I9、I8、…、I0分別表示十進(jìn)制數(shù)碼9、8、…、0，輸出Y3、Y2、Y1、Y0分別是8421BCD碼的4個(gè)二進(jìn)制位。輸入低電平有效的編碼器真值表為：（1）列出真值表表5.1.110線-4線普通編碼器的真值表數(shù)碼I9I8I7I6I5I4I3I2I1I0Y3Y2Y1Y001234567890100000000000000001001000110100010101100111100010011（2）求最簡(jiǎn)邏輯函數(shù)考慮輸入低電平有效的約束條件，得同理可得0000000100100011010001010110011110001001Y3Y2Y1Y0I0I1I2I3I4I5I6I7I8I8圖5.1.210線-4線普通編碼器的邏輯圖I0I1I2I3I4I5I6I7I8I9VCC=5V

&Y1&Y2&Y3I9I8（3）畫邏輯圖&Y0I7I6I5I4按下低電平，否則高電平普通編碼器的缺點(diǎn)：輸入變量必須滿足互斥條件，如果輸入變量不滿足互斥條件，則需要增加相應(yīng)的約束條件限制電路，才使編碼可靠。用同樣方法可設(shè)計(jì)二進(jìn)制編碼器。10kΩ╳10I9I8I7I6I5I4I3I2I1I0(8/3)線優(yōu)先編碼器(中規(guī)模74148）5.1.2優(yōu)先編碼器圖5.1.3為(8/3)線)優(yōu)先編碼器的原理圖，現(xiàn)說(shuō)明功能。優(yōu)先編碼器：能夠根據(jù)事先安排好的優(yōu)先次序,對(duì)優(yōu)先輸入信號(hào)進(jìn)行編碼的編碼器稱為優(yōu)先編碼器。圖5.1.38線-3線優(yōu)先編碼74148原理圖I2YEXYFY1Y0Y2≥1≥1&≥1&&&&I3I4I5I6I7ENI1I0111111111111111使能信號(hào)優(yōu)先編碼器本身：I7、I6、…、I0輸入信號(hào)，I7優(yōu)先級(jí)別最高，依次下降。Y2、Y1、Y0是二進(jìn)制代碼輸出信號(hào)編碼標(biāo)志信號(hào)YF輸出擴(kuò)展信號(hào)YEX（1）輸出表達(dá)式加此線YFYEX（2）列出真值表由輸出表達(dá)式，列出真值表如表5.1.2。表5.1.28線-3線優(yōu)先編碼（中規(guī)模集成器件74148）輸入輸出ENI0I1I2I3I4I5I6I7Y2Y1Y0YFYEX1××××××××11111011111111111010×××××××0000100××××××01001100×××××011010100××××0111011100×××01111100100××011111101100×01111111101000111111111110說(shuō)明：×--任意值（0或1）I2YEXYFY1Y0Y2≥1≥1&≥1&&&&I3I4I5I6I7ENI1I0111111111111111（1）說(shuō)明電路的功能a)當(dāng)EN=1時(shí)，編碼器不能編碼，輸出全為1；當(dāng)EN=0時(shí)，正常編碼。（EN低電平有效）此時(shí)，若輸入無(wú)低電平，YF=0

，YEX=1（表明無(wú)編碼輸入）。

若輸入有低電平，YF=1，YEX=0（表明有編碼輸入）。b)要求編碼（輸入有低電平），優(yōu)先級(jí)由高到低的順序?yàn)椋篒7、I6、…、I0，對(duì)應(yīng)的輸出二進(jìn)制代碼依次為000、001、…、111。注意：優(yōu)先編碼器允許幾個(gè)輸入信號(hào)同時(shí)要求編碼，但是，只對(duì)優(yōu)先級(jí)別最高的輸入信號(hào)進(jìn)行編碼。例如，當(dāng)I7=I6=…=I0=0時(shí)，輸出只是I7的代碼000c)代碼重復(fù)：當(dāng)EN=0時(shí)，對(duì)應(yīng)于代碼111有2種輸入組合，即輸入僅I0要求編碼和輸入全部都不要求編碼。因此，引入編碼標(biāo)志輸出信號(hào)YF加以區(qū)別。d)信號(hào)EN、YF和YEX共同實(shí)現(xiàn)編碼器的擴(kuò)展。YF用于編碼標(biāo)志輸出信號(hào)的擴(kuò)展，YEX用于代碼的擴(kuò)展。YFYEX加此線

邏輯符號(hào)ENI6Y2I7I5I4I3I2I1I0Y1Y0YFYEX（74LS148）A0~A1

5編為：1111~0000

圖3.2.516線-4線優(yōu)先編碼器

優(yōu)先權(quán)由高到低Z2&&&Z1Z0解：

U1

74LS148

低位片

U2

74LS148

高位片ZF工作原理：

此時(shí)，高位Y2、Y1、Y0=111，使Z2、Z1、Z0門都打開。輸出取決于低位輸入。而L3總是等于1。輸出在1111(A0)~1000(A7)之間變化。ZF=1。Z3=YEX2=0。輸出在0111(A8)~0000(A15)之間變化。可見高位片優(yōu)先于低位片。EN1Y0I1Y1Y2YF1YEX1I7I6I5I4I3I2I0A7A6A4A3A2A1A0A5Y0I1Y1Y2YF2I7I6I5I4I3I2I0EN2YEX2Z3A15A14A12A11A10A8A13A9例5.1試用74148組成16線-4線優(yōu)先編碼器。EI=1時(shí)，U2的輸出全為1。U2的YF=1又使U1的輸出全為1。因此，Z3=Z2=Z1=Z0=ZF=1,編碼器不能編碼。EI如果A15…A8、A7…A0全為1，則Z3Z2Z1Z0的值為1111，但ZF=0。(b)當(dāng)EI=0時(shí)，編碼器進(jìn)行16線-4線優(yōu)先編碼。

如果A15…A8中有0，則U2優(yōu)先編碼。且U2的YF2=1，導(dǎo)致U1的輸出全為1。即禁止低位編碼。

如果A15~A8全為1，則U2的Y2=Y1=Y0=1，Z3=YEX2=1，YF2=0，使U1對(duì)A7~A0進(jìn)行編碼。P9

5.2譯碼器譯碼

把二進(jìn)制碼的含義“翻譯”出來(lái)的過(guò)程。譯碼器完成譯碼操作的電路。分三類二進(jìn)制譯碼器、二-十進(jìn)制譯碼器、顯示譯碼器。5.2.1

二進(jìn)制譯碼器

1、二進(jìn)制譯碼器

(2n=N)n--輸入二進(jìn)制碼的位數(shù)(輸入變量組合數(shù));N--輸出變量個(gè)數(shù);有2/4線、3/8線、4/16線等。n/N線譯碼器：譯碼器A0A1A2An-1Y0Y1Y2YN-12n

≥N

輸入n位二進(jìn)制代碼

輸出N個(gè)信號(hào)2n

≥N輸出信號(hào)個(gè)數(shù)輸入二進(jìn)制代碼的位數(shù)74LS138---3/8線譯碼器二進(jìn)制譯碼器

（低電平有效）

選通輸入74LS138邏輯符號(hào)即當(dāng)S1=1、S2=S3=0時(shí)，譯碼。

例輸入為A2、A1、A0為001時(shí)，Y1應(yīng)0（低電平有效），其余均為1。010011100111

圖3.3.13/8線譯碼器（74LS138）A2&&&&&&&&111111S3&S1S2A1A0Y0Y1Y2Y3Y4Y5Y6Y7S0選通輸入譯碼關(guān)閉

每一個(gè)輸出對(duì)應(yīng)一個(gè)輸入變量的最小項(xiàng)取反,代表一個(gè)二進(jìn)制碼。3線-8線譯碼器可產(chǎn)生3變量函數(shù)的全部最小項(xiàng)。74138---3/8線譯碼器二進(jìn)制譯碼器

當(dāng)S=1時(shí)，第i

個(gè)

輸出的表達(dá)式可寫成：輸入輸出SA2A1A0Y0Y1Y2Y3Y4Y5Y6Y70×××11111111100001111111100110111111101011011111101111101111110011110111110111111011111011111101111111111110表3.3.174LS138譯碼器真值表例5.2.1試用74138構(gòu)成4/16線譯碼器1、A3=0時(shí)，S2=S3=0，S1=1，F(xiàn)1譯碼，F(xiàn)2關(guān)斷。2、A3=1時(shí)，S2=S3=1，F(xiàn)2譯碼，F(xiàn)1關(guān)斷。

圖3.3.22片74LS138構(gòu)成的4/16線譯碼器5VS1S3S2A2A1A0F2S1S3S2A2A1A0A0A1A2A3F1Y1Y6Y3Y2Y0Y7Y4Y5Y10Y9Y1574138741380011F1譯碼F2關(guān)斷F1關(guān)斷F2譯碼當(dāng)控制輸入有效時(shí)，74138譯碼器產(chǎn)生3變量的全部最小項(xiàng)。例5.2.2試用74138譯碼器實(shí)現(xiàn)函數(shù)：解:令函數(shù)變量C、B、A作為74138的輸入變量，并將函數(shù)變換為最小項(xiàng)表達(dá)式畫邏輯圖：Z1&&Z2ABC+5VU1:74138ABCS1S2S3Y0Y1Y2Y3Y4Y5Y6Y7本例推廣到一般情況：由，n線-2n線譯碼器可以實(shí)現(xiàn)變量數(shù)不超過(guò)n的任意邏輯函數(shù)。1.根據(jù)函數(shù)自變量數(shù)n選擇n線-2n線的譯碼器；方法是：2.確定函數(shù)的自變量與譯碼器輸入變量的一一對(duì)應(yīng)關(guān)系；3.將函數(shù)變換為關(guān)于譯碼器輸入變量的最小項(xiàng)表達(dá)式，進(jìn)一步將函數(shù)轉(zhuǎn)換為譯碼器輸出變量的邏輯表達(dá)式；4.畫邏輯圖（令譯碼器的控制變量有效）。。隱含了譯碼器的控制變量有效

例3-4用74LS138產(chǎn)生一組多輸出邏輯函數(shù)

解：因74LS138為3線/8線，當(dāng)S=1時(shí)，L3&&&L1L2S1S3S2A2A1A074LS138地址碼數(shù)據(jù)輸入Y1Y6Y3Y2Y0Y7Y4Y5二-十進(jìn)制譯碼器的功能是將輸入的BCD碼還原為十進(jìn)制數(shù)碼。5.2.2.二-十進(jìn)制譯碼器(7442)n=4，N=10Y0&&&&&&&&&&11111111BACDY1Y2Y3Y4Y5Y6Y7Y8Y9i=0~9圖5.2.5二-十進(jìn)制譯碼器7442的電路原理輸入為8421BCD碼，輸出低電平有效。電路有拒偽碼的功能，輸入為1010~1111時(shí)，無(wú)譯碼輸出，所有輸出為1。數(shù)碼DCBAY0Y1Y2Y3Y4Y5Y6Y7Y8Y9000000111111111100011011111111200101101111111300111110111111401001111011111501011111101111601101111110111701111111111011810001111111101910011111111110偽碼101011111111111011111111111111001111111111110111111111111110111111111111111111111111表5.2.2二-十進(jìn)制譯碼器7442的真值表Y0&&&&&&&&&&11111111BACDY1Y2Y3Y4Y5Y6Y7Y8Y90011011111111011電路有拒偽碼的功能，輸入為1010~1111時(shí)，無(wú)譯碼輸出，所有輸出為1。

能將二進(jìn)制代碼翻譯并顯示出來(lái)的電路叫顯示譯碼器。顯示譯碼器包括譯碼驅(qū)動(dòng)電路和數(shù)碼顯示器兩部分。

數(shù)碼顯示器是用來(lái)顯示數(shù)字、文字和符號(hào)的器件。按結(jié)構(gòu)分： 1）字型重疊式； 2）分段式； 3）點(diǎn)陣式。按發(fā)光物質(zhì)分： 1）半導(dǎo)體顯示器（LED顯示器）；

2）熒光數(shù)字顯示器； 3）液晶數(shù)字顯示器； 4）氣體放電顯示器。1、數(shù)碼顯示器

*5.2.3顯示譯碼器下面僅介紹半導(dǎo)體數(shù)碼顯示器，簡(jiǎn)稱半導(dǎo)體數(shù)碼管。1）半導(dǎo)體顯示器（LightEmittingDiode

LED）——又叫發(fā)光二極管顯示器。結(jié)構(gòu)：用磷砷化鎵作成的PN結(jié)。特點(diǎn)：工作電壓低（1.5~3V）、體積小、壽命長(zhǎng)（＞1000h）、響應(yīng)速度快（1~100ns）、顏色豐富、清晰悅目，工作可靠?？捎蒚TL與非門直接驅(qū)動(dòng)，如圖示。5VRc+5VRbBA&RDVCC+5VTTL與非門驅(qū)動(dòng)電路三極管驅(qū)動(dòng)電路構(gòu)成將七個(gè)發(fā)光二極管按一定方式連接在一起，每段為一個(gè)發(fā)光管，七段分別為a、b、c、d、e、f、g，顯示那個(gè)字型，則相應(yīng)段的發(fā)光管發(fā)光。分類按連接方式不同分為共陰極和共陽(yáng)極兩種。

2)七段數(shù)碼顯示器圖5.2.6半導(dǎo)體數(shù)碼管BS201A的外形圖和等效電路1,6--comdpabcdefg710985423特點(diǎn)：工作電壓低（1.5～2.5V）、體積小、壽命長(zhǎng)、可靠性高、響應(yīng)時(shí)間快（小于0.1μS），但每一段的工作電流大(10~40mA)。12345109876abcdegdpfabcdefg表5.2.3為7448的真值表。功能如下功能控制輸入8421BCD碼輸入BI/RBO輸出（數(shù)碼管筆劃段）LTRBIDCBAabcdefg消影××××××0(BI)0000000燈測(cè)試0×××××1(RBO)1111111顯示滅零1000000(RBO)000000001100001(RBO)111111011×00011(RBO)011000021×00101(RBO)110110131×00111(RBO)111100141×01001(RBO)011001151×01011(RBO)101101161×01101(RBO)001111171×01111(RBO)111000081×10001(RBO)111111191×10011(RBO)1111011偽碼1×10101(RBO)00011011×10111(RBO)00110011×11001(RBO)01000111×11011(RBO)10010111×11101(RBO)00011111×11111(RBO)0000000表5.2.37段顯示譯碼器7448的真值表abcdefga.消影（滅燈）

做輸入時(shí)，如果BI=0，則不論其他輸入信號(hào)為何值，輸出a～g全為0，數(shù)碼管不亮，即實(shí)現(xiàn)消影功能。

控制端BI/RBO既可做輸入（記為BI，消影輸入），也可做輸出（記為RBO，動(dòng)態(tài)滅零輸出）。b.燈測(cè)試

當(dāng)LT=0時(shí)，輸出a～g全為1，驅(qū)動(dòng)數(shù)碼管的筆劃段全亮，用于測(cè)試數(shù)碼管，所以，LT稱為試燈輸入，低電平有效。c.顯示功能

即為了使顯示的多位數(shù)字符合人的習(xí)慣，整數(shù)部分高位的0和小數(shù)部分低位的0不顯示，這稱為動(dòng)態(tài)滅零。

不能拒絕偽碼輸入:因?qū)τ诜?421BCD碼輸入，a～g一些段為高電平，被點(diǎn)亮。RBI、RBO分別稱為動(dòng)態(tài)滅零輸入、動(dòng)態(tài)滅零輸出，且低電平有效。當(dāng)LT=1時(shí)，顯示十進(jìn)制數(shù)碼。

當(dāng)DCBA=0000時(shí)，如果RBI=0,則不能顯示0，這種情況稱為動(dòng)態(tài)滅零，用輸出RBO=0標(biāo)識(shí)。3）顯示譯碼器應(yīng)用電路圖5.2.7單數(shù)碼管顯示譯碼電路com

1kΩ×7VccLTVccRBIABCDRBOGNDabcdefgabcdefgB3B2B1B07448a.單數(shù)碼管顯示譯碼電路b.多數(shù)碼管顯示譯碼電路圖5.2.87448動(dòng)態(tài)滅零連接方法是：整數(shù)部分把高位RBO與次低位的RBI相連，最高位的RBI接低電平；小數(shù)部分則與整數(shù)部分的連接順序相反。

利用7448的RBI和RBO引腳可實(shí)現(xiàn)動(dòng)態(tài)滅零動(dòng)態(tài)滅零原理：在整數(shù)部分的最高位是0時(shí)，其RBI使本位動(dòng)態(tài)滅零。同時(shí)，其RBO輸出低電平，使次高位的動(dòng)態(tài)滅零使能，如此遞推，實(shí)現(xiàn)整數(shù)部分動(dòng)態(tài)滅零。D0D1DN-1Y0Y1YN-1數(shù)據(jù)選擇器數(shù)據(jù)分配器總線A0A1…AnB0B1…Bn5.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器采用總線分時(shí)傳送信號(hào)，需要數(shù)據(jù)分配器和數(shù)據(jù)選擇器。

數(shù)據(jù)分配器和數(shù)據(jù)選擇器等效為多路開關(guān)，控制變量A0、A1、…、An和B0、B1、…

、Bn選擇開關(guān)連接位置，所以，它們亦稱為地址變量。N路數(shù)據(jù)源（公共信號(hào)線）n路地址變量N路數(shù)據(jù)終端2n≥NN和n的約束關(guān)系是5.3.1

數(shù)據(jù)分配器功能:在地址碼輸入的控制下,把一路數(shù)據(jù)分配至多路作為輸出。帶控制端的譯碼器可用作數(shù)據(jù)分配器輸出表達(dá)式為：U1:74138圖5.3.28路數(shù)據(jù)分配器Y0Y1Y2Y3Y4Y5Y6Y7ABCS1S2S3D+5VY0Y1Y2Y3Y4Y5Y6Y7A0A1A2地址變量數(shù)據(jù)輸出A2A1A0DY0Y1Y2Y3Y4Y5Y6Y7表5.3.18路數(shù)據(jù)分配器的真值表

在地址變量的控制下數(shù)據(jù)D被分配到8路輸出Y0、Y1、…、Y7中的一路。

為獲得數(shù)據(jù)D的其它輸出不隨D變化，保持為邏輯1。D1111111000D001D1D111111010D11D11111011D111D1111100D1111D111101D11111D11110D111111D1111D1111111D

5.3.2數(shù)據(jù)選擇器(74151)

用8路數(shù)據(jù)選擇器(74151)實(shí)現(xiàn)4變量以下的邏輯函數(shù)。其中3個(gè)函數(shù)變量作74151的地址變量，另一個(gè)函數(shù)變量作74151的數(shù)據(jù)輸入。功能:

在地址碼輸入的控制下,從多路數(shù)據(jù)中選出一路作為輸出。電路結(jié)構(gòu)：

輸出表達(dá)式為：5.3.38路數(shù)據(jù)選擇器74151的電路原理圖ABC1SZD0D1D2D3D4D5D6D7Y≥1&1111111A2A1A0

當(dāng)S=0時(shí)，8路數(shù)據(jù)選擇器(74151)輸出是地址變量全部最小項(xiàng)的加權(quán)邏輯和。表5.3.28路數(shù)據(jù)選擇器(74151)的真值表由表知：當(dāng)S=0時(shí)，在地址變量的控制下從8路輸入數(shù)據(jù)中選擇一路作為數(shù)據(jù)輸出?？刂戚斎氲刂份斎霐?shù)據(jù)輸入輸出SA2A1A0D0D1D2D3D4D5D6D7Y1×××××××××××00000D0×××××××D00001×D1××××××D10010××D2×××××D20011×××D3××××D30100××××D4×××D40101×××××D5××D50110××××××D6×D60111×××××××D7D7例5.3.1試用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)1)選擇A、B、C變量作為數(shù)據(jù)選擇器的地址變量，令A(yù)=A2、B=A1、C=A0；在74151的控制端有效時(shí)，比較函數(shù)表達(dá)式和74151的輸出表達(dá)式，得解：Z是4變量函數(shù),可用24-1=8路數(shù)據(jù)選擇器(74151)實(shí)現(xiàn)Z。2)函數(shù)變換3)確定數(shù)據(jù)端（D0、D1、…、DN-1）的表達(dá)式4)畫邏輯圖根據(jù)第1步和第3步中的表達(dá)式畫出邏輯圖，如圖5.3.4所示。圖5.3.4例5.3.1的邏輯圖A

B

CZ

D

+5V

1

U1:74151A2A1A0D0D1D2D3D4D5

D6D7SYYZ

由本例推廣到一般情況2n-1路數(shù)據(jù)選擇器可以實(shí)現(xiàn)任意的n個(gè)變量以下的邏輯函數(shù)。方法是：選擇n-1個(gè)變量作為數(shù)據(jù)選擇器的地址變量；2)將函數(shù)變換為n-1個(gè)地址變量的最小項(xiàng)表達(dá)式；3)根據(jù)最小項(xiàng)表達(dá)式和數(shù)據(jù)選擇器的輸出表達(dá)式，確定數(shù)據(jù)端（D0、D1、…、DN-1）的表達(dá)式；4)畫邏輯圖。5.4數(shù)值比較器比較兩個(gè)數(shù)相對(duì)大小或相等的電路，叫比較器。5.4.1一位數(shù)值比較器兩個(gè)一位2進(jìn)制數(shù)A、B比較的結(jié)果有相等（G）、大于（L）、小于（M）。表5.3.1一位比較器真值表ABGLM0001011100100100100輸出的邏輯表達(dá)式為圖5.4.1一位比較器BL≥111&&AGM&&5.4.2四位數(shù)值比較器

兩個(gè)4位2進(jìn)制數(shù)A=A3A2A1A0、B=B3B2B1B0比較的結(jié)果仍然是相等(GO)、大于(LO)、小于(SO).

四位數(shù)值比較分2步：先進(jìn)行位比較，設(shè)第i的比較結(jié)果為Gi、Li和Si；再進(jìn)行下述綜合比較。

如果A=B，則要求每位都相等：A3=B3、A2=B2、A1=B1、A0=B0和GI=1。邏輯函數(shù)表達(dá)式為

Go=G3G2G1G0GI

如果A>B，則要求

A3>B3或者A3=B3、A2>B2或者A3=B3、A2=B2、A1>B1或者A3=B3、A2=B2、A1=B1、A0>B0或者 A3=B3、A2=B2、A1=B1、A0=B0、LI=1為使4位比較器用于更多位的數(shù)值比較，設(shè)置低于本4位的比較結(jié)果輸入端：相等GI、大于LI、小于SI。邏輯函數(shù)表達(dá)式為

LO=L3+G3L2+G3G2L1+G3G2G1L0+G3G2G1G0LIG3G2G1G0GI如果A<B，則要求

A3<B3或者A3=B3、A2<B2或者A3=B3、A2=B2、A1<B1或者A3=B3、A2=B2、A1=B1、A0<B0或者 A3=B3、A2=B2、A1=B1、A0=B0、SI=1

結(jié)合一位比較器和上述表達(dá)式，得到4位數(shù)值比較器的邏輯圖如5.4.2。邏輯函數(shù)表達(dá)式為

So=S3+G3S2+G3G2S1+G3G2G1S0+G3G2G1G0SI圖5.4.24位數(shù)值比較器B3A3A2B1B0A0LOSOGOLISIGI&≥1≥11&&&&&&&&&&&&&&&≥1≥1≥1≥11111111B2A1它也是集成4位數(shù)值比較器7485的電路原理圖。低位比較結(jié)果輸入端

大于小于等于一位比較器

利用比較器7485的低位比較結(jié)果輸入端（GI、LI、SI），可以實(shí)現(xiàn)比較器的位數(shù)擴(kuò)展。圖5.4.312位串行擴(kuò)展數(shù)值比較器*5.4.3比較器的位數(shù)擴(kuò)展位數(shù)擴(kuò)展方式有串行和并行兩種。

串行擴(kuò)展:

最低4位比較器的串行輸入端設(shè)置為GI=0、LI=0、SI=0，比較結(jié)果送到中間4位比較器的串行輸入端；

比較輸出

A3

B3

…

A0

B0

A>BLI

A<BA=B

000

SIGIA7

B7

…

A4B4A>BSI

A<BA=B

LI

GI

A>B

A<B

A=B

A11

B11

…

A8

B8

LI

SI

GI

中間4位比較的結(jié)果送高4位比較器的串行輸入端；高4位比較器的結(jié)果作為12位比較的最終結(jié)果。

采用兩級(jí)比較，第一級(jí)16位分四組同時(shí)進(jìn)行比較，比較結(jié)果的大于和小于輸出分別組成2個(gè)4位二進(jìn)制數(shù)；再送入第二級(jí)比較，其輸出作為最終比較結(jié)果。這種方式叫做并行擴(kuò)展。圖5.4.416位數(shù)值比較器并行擴(kuò)展:圖5.4.4是用5個(gè)4位比較器構(gòu)成的16位比較器。

并行擴(kuò)展完成16位的比較，只需兩個(gè)比較器的傳輸時(shí)間，而串行位擴(kuò)展完成16位的比較，需用4個(gè)比較器的傳輸時(shí)間。5.5.1一位加法器1——Ai加數(shù)

0——Bi加數(shù)

+1——Ci-1低位進(jìn)位

按位相加；考慮低位向高位進(jìn)位?！獙?shí)現(xiàn)按位相加且考慮低位向高位進(jìn)位的數(shù)字電路稱為一位全加器。圖5.5.1一位全加器的邏輯圖和邏輯符號(hào)AiBiCi-1CiSi00000001010100101110100011011011010111115.5加法器表5.5.1全加器的真值表ΣAiBiCi-1CiSiCICO&&111AiBiCi-1CiSi≥1≥1輸出表達(dá)式為Si和向高進(jìn)位Ci10圖5.5.2串行進(jìn)位加法器

兩個(gè)4位二進(jìn)制數(shù)A=A3A2A1A0、B=B3B2B1B0相加，利用4個(gè)一位全加器完成4位加法，即從最低位開始相加，并向高位進(jìn)位。C2C3S3A3B3ΣCICOA2B2C1C2S2ΣCICOC0A1B1C1S1ΣCICOA0B0C-1S0

ΣCICO5.5.2多位加法器1）串行進(jìn)位加法器優(yōu)點(diǎn)電路結(jié)構(gòu)簡(jiǎn)單，缺點(diǎn)是工作速度較低。1011－－A3A2A1A0+0101－－B3B2B1B010000－C4S3S2S1S0設(shè)計(jì)原理：讓每位的進(jìn)位信號(hào)僅與原始數(shù)據(jù)（加數(shù)An-1、An-2、…A0、被加數(shù)Bn-1、Bn-2、…B0、最低位進(jìn)位輸入C-1）有關(guān)，而與低位的進(jìn)位無(wú)關(guān)。由全加器的真值表5.5.1，得代入Si和Ci，得

如果Gi=1，則Ci+1=1，產(chǎn)生進(jìn)位，故Gi稱為進(jìn)位生成函數(shù)；令A(yù)iBiCi-1CiSi0