數(shù)字系統(tǒng)設(shè)計(jì) - CMOS門原理

DigitalCircuitry

CMOSGateMOS管結(jié)構(gòu)和符號MOS:Metal-Oxide-SemiconductorField-EffectTransistorVGS(th)稱為MOS管的開啟電壓VGS=0漏極和源極之間相當(dāng)于兩個(gè)PN結(jié)背向地串聯(lián)，所以D-S間不導(dǎo)通.iD=0CMOS反相器NMOSPMOS柵極相連做輸入端漏極相連做輸出端襯底與漏源間的PN結(jié)始終處于反偏，NMOS管的襯底總是接到電路的最低電位，PMOS管的襯底總是接到電路的最高電位VDD＞VGS(th)N+|VGS(th)P|，VGS(th)N--NMOS的開啟電壓VGS(th)P--PMOS的開啟電壓VGS(th)N=|VGS(th)P|工作原理：1、輸入為低電平VIL=0V時(shí)VGS1＜VGS(th)NT1管截止；|VGS2|＞|VGS(th)P|

電路中電流近似為零（忽略T1的截止漏電流）,VDD主要降落在T1上，輸出為高電平VOH≈VDDT2導(dǎo)通2、輸入為高電平VIH=VDD時(shí)，T1通T2止，VDD主要降在T2上，輸出為低電平VOL≈0V。實(shí)現(xiàn)邏輯“非”功能電壓傳輸特性

0.5VDDVoVIVDDVGS(th)n

VGS(th)p

VDD

1/2VDDABCDEF電流傳輸特性iDVIVGS(th)n

VGS(th)p

VDD

1/2VDDABCDEF電壓傳輸特性和電流傳輸特性T2T1VOVIVDDiDVSST1截止、T2非飽和；所以iD=0T1飽和、T2非飽和；T1、

T2均導(dǎo)通，所以產(chǎn)生iD電流。T1、T2均飽和導(dǎo)通；此時(shí)非門為反向放大器，產(chǎn)生較大iD電流。T1非飽和導(dǎo)通、T2飽和導(dǎo)通。T1非飽和、T2截止；所以iD=0CMOS反相器的輸出特性T2VSSVIH=VDDVDDRLVOL（1）輸出低電平低電平導(dǎo)通電阻：ROL≤1kΩ最大低電平輸出電流IOL

（以4069為例）0.36mA（VDD=5V）0.9mA（VDD=10V）2.4mA（VDD=15V）電阻負(fù)載能力差T1VOHVIL=0VDDIOHRL（2）輸出高電平高電平導(dǎo)通電阻：ROH≤1kΩ最大高電平輸出電流IOH

：（以4069為例）-0.51mA（VDD=5V）-1.3mA（VDD=10V）-3.4mA（VDD=15V）（3）扇出系數(shù)：N>50注意：CMOS門（VDD=5V）可驅(qū)動一個(gè)TTL門驅(qū)動能力強(qiáng)因?yàn)?，CMOS門的輸入阻抗為∞，但考慮到分布參數(shù)，一般取50CMOS反相器的輸出特性傳輸延時(shí)原因：vIvOOOtt50%50%tPHLtPLH二、動態(tài)功耗分布參數(shù)負(fù)載電容MOS管開關(guān)延時(shí)fPcCMOS反向器傳輸延時(shí)時(shí)間二輸入“與非”門電路結(jié)構(gòu)如圖當(dāng)A和B為高電平時(shí):1兩個(gè)串聯(lián)的NMOST1、T2通通止止001通止1止當(dāng)A和B有一個(gè)或一個(gè)以上為低電平時(shí):電路輸出高電平輸出低電平

電路實(shí)現(xiàn)“與非”邏輯功能與非門邏輯功能的CMOS門電路兩個(gè)并聯(lián)的PMOS管T3、T4每個(gè)輸入端與一個(gè)NMOS管和一個(gè)PMOS管的柵極相連通1T3T1T2T4ABYVDD二輸入“或非”門電路結(jié)構(gòu)如圖當(dāng)A和B為低電平時(shí):1兩個(gè)串聯(lián)的PMOS管T1、T3兩個(gè)并聯(lián)的NMOST1、T2通止0當(dāng)A和B有一個(gè)或一個(gè)以上為高電平時(shí):電路輸出低電平輸出高電平

電路實(shí)現(xiàn)“或非”邏輯功能0通止10止通0或非門邏輯功能的CMOS門電路外接上拉負(fù)載電阻漏極開路門電路（OD門）1.電路組成2.邏輯符號&ABY必須外接負(fù)載電阻RL，才能實(shí)現(xiàn)：3.原理A

YBVDD2RL&1VDD1CD401074.應(yīng)用

與OC門一樣，可做“線與”、“電平變換”等作用。漏極開路CMOS傳輸門和雙向開關(guān)1.電路結(jié)構(gòu)：2.工作條件：VI/Vo

VDD

Vo/VIT1T2VSSVI

VDD

VoRLCMOS傳輸門和雙向開關(guān)原理（1）時(shí)VI

VDD

VoRLT1T2S2S1D2D1都截止a.T1非飽和導(dǎo)通條件（VDS<VGS-VGS(th)N）：VI

VDD

VoRLT1T2S2S1D2D1假設(shè)T1非飽和導(dǎo)通，∵RL>>

RON∴Vo≈VI則有：0

<(VDD-VI)-VGS(th)NVIVDD0VGS(th)PVGS(th)NT1導(dǎo)通VDS=

VI–V0≈0VGS=

VDD–V0≈VDD–VIT1非飽和導(dǎo)通條件:同理，T2非飽和導(dǎo)通條件:T2導(dǎo)通由于，CMOS器件的源極和柵極在結(jié)構(gòu)上是對稱，所以傳輸門是雙向的T1、T2至少有一個(gè)非飽和導(dǎo)通，所以，時(shí)，傳輸門導(dǎo)通Vo/VITGVI/VoCMOS傳輸門門控制信號輸入/輸出輸出/輸入

特別提示：傳輸門相當(dāng)于一個(gè)理想的開關(guān)，且是一個(gè)雙向開關(guān),可傳輸模似信號。

C=0，開關(guān)斷開；C=1，開關(guān)接通。主要應(yīng)用雙向模擬開關(guān)，數(shù)據(jù)選擇器（可傳輸模擬信號）CMOS三態(tài)門1.電路組成2.邏輯符號Y

VDD

T1T2T'1A1T'23.原理：4.三態(tài)門的應(yīng)用主要應(yīng)用：總線邏輯雙向傳輸AYTransistor-levelLogicCircuits(INV)Inverter(NOTgate):VddGndVddGnd0voltsinout3voltswhatisthe

relationship

betweeninandout?LogicalValuesThresholdLogical1(true):V>Vdd–VthLogical0(false):V<VthNoisemargin?V+30Logic1Logic0Vout+30Logic0

InputVoltageLogic1

InputVoltageVin+5FinoutTTFnot(out,in)ANDORZ

AandBZ

AorBABABComputingwithSwitchesComposeswitchesintomorecomplex(Boolean)functions:Twofundamentalstructures:series(AND)andparallel(OR)Transistor-levelLogicCircuits-NANDInverter(NOTgate):NANDgateLogicFunction:out=0iffbothaANDb=1thereforeout=(ab)’pFETnetworkandnFETnetworkaredualsofoneanother.HowaboutANDgate?about001011101110nand(out,a,b)Transistor-levelLogicCircuitsnFETisusedonlytopasslogiczero.pFetisusedonlytopasslogicone.Forexample,NANDgate:SimpleruleforwiringupMOSFETs:Note:Thisruleissometimesviolatedbyexpertdesignersunderspecialconditions.Transistor-levelLogicCircuits-NORNANDgateNORgateFunction:out=0iffbothaORb=1thereforeout=(a+b)’AgainpFETnetworkandnFETnetworkaredualsofoneanother.Othermorecomplexfunctionsarepossible.Ex:out=(a+bc)’about001010100110nor(out,a,b)TransmissionGateTransmissiongatesarethewaytobuild“switches”inCMOS.Bothtransistortypesareneeded:nFETtopasszeros.pFETtopassones.Thetransmissiongateisbi-directional(unlikelogicgatesandtri-statebuffers).Functionallyitissimilartothetri-statebuffer,butdoesnotconnecttoVddandGND,somustbecombinedwithlogicgatesorbuffers.Transistor-levelLogicCircuitsTransistorcircuitforinvertingtri-statebuffer:“highimpedance”(outputdisconnected)VariationsTri-stateBuffer“transmissiongate”InvertingbufferInvertedenableTri-statebuffersareusedwhenmultiplecircuitsallconnecttoacommonbus.Onlyonecircuitatatimeisallowedtodrivethebus.Allothers“disconnect”.Transistor-levelLogicCircuits-MUXMultiplexor Ifs=1thenc=aelsec=bTransistorCircuitforinvertingmultiplexor:UnusedInputsCMOSinputsshouldbeneverbeleftdisconnected.AllCMOSinputsmustbetiedeithertoafixedvoltagelevel(0VorVDD)ortoanotherinput.Thisruleappliesev