《Xilinx FPGACPLD設(shè)計(jì)初級(jí)教程》課件實(shí)驗(yàn)二

實(shí)驗(yàn)二

按鍵消抖

1.實(shí)驗(yàn)?zāi)康?/p>

◆掌握按鍵消抖的方法。

◆熟悉ISE9.1i綜合工具的使用。

◆熟悉ModelSimSE6.2b仿真工具的使用。

◆熟悉引腳分配方法。

◆熟悉JTAG下載工具的使用。

2.實(shí)驗(yàn)內(nèi)容

按鍵一般都存在抖動(dòng)現(xiàn)象(如圖T2.1所示)。按鍵消抖一直以來(lái)都是工程師們的必備技能，因此掌握按鍵消抖方法是一項(xiàng)基本要求。按鍵消抖的方法有很多，本實(shí)驗(yàn)只提供一種消抖方法(設(shè)計(jì)者可自行思考其他方法)。圖T2.1未消抖與消抖后的按鍵信號(hào)對(duì)比圖本實(shí)驗(yàn)要求以EZBoard為開(kāi)發(fā)板，完成邏輯設(shè)計(jì)后并下板測(cè)試。實(shí)現(xiàn)的功能為：以一只pb按鍵作為手動(dòng)循環(huán)累加計(jì)數(shù)器按鈕，計(jì)數(shù)范圍為0～15，數(shù)字要求以二進(jìn)制的方式顯示到LED燈上，每按動(dòng)pb按鍵一次，計(jì)數(shù)就累加1；以另一只pb按鍵作為系統(tǒng)復(fù)位按鈕，復(fù)位后計(jì)數(shù)器恢復(fù)到初始狀態(tài)。EZBoard開(kāi)發(fā)板上的晶振頻率為4MHz，按鍵pb(1)～pb(4)在按下時(shí)為低電平，LED1、LED2、…、LED10這10個(gè)LED燈高電平點(diǎn)亮，低電平熄滅。設(shè)計(jì)的端口連接如圖T2.2所示，方框里的名稱(chēng)為設(shè)計(jì)模塊中定義的名稱(chēng)(此名稱(chēng)是本實(shí)驗(yàn)參考程序中定義的名稱(chēng))，方框外的名稱(chēng)為對(duì)應(yīng)EZBoard開(kāi)發(fā)板上的器件名稱(chēng)。因本實(shí)驗(yàn)中pb(1)按鈕為系統(tǒng)復(fù)位信號(hào)，故只需對(duì)pb(4)按鈕消抖。在做此實(shí)驗(yàn)時(shí)，設(shè)計(jì)者可對(duì)pb(4)按鈕做不消抖和消抖兩次實(shí)驗(yàn)，看消抖效果是否明顯。圖T2.2按鍵消抖端口連接要完成此實(shí)驗(yàn)，應(yīng)按照下面的步驟一步一步進(jìn)行。

(1)使用ISE9.1i新建工程項(xiàng)目。

(2)使用ISE9.1i文本編輯器進(jìn)行電路邏輯設(shè)計(jì)。

(3)使用ISE9.1i綜合工程項(xiàng)目。

(4)使用ISE9.1i文本編輯器編寫(xiě)測(cè)試文件。

(5)使用ModelSimSE6.2b工具進(jìn)行仿真測(cè)試。

(6)使用ISE9.1i工具進(jìn)行引腳分配、布線(xiàn)并生成下載的jed文件。

(7)通過(guò)JTAG下載線(xiàn)將PC機(jī)與EZBoard板卡連接起來(lái)，使用ISE9.1i的iMPACT工具將jed文件下載至EZBoard板卡上。

(8)通過(guò)按鍵驗(yàn)證EZBoard板卡上4只LED的變化情況，以此來(lái)驗(yàn)證按鍵消抖邏輯設(shè)計(jì)的正確性。

3.實(shí)驗(yàn)步驟

(1)建立ISE工程。

具體步驟如下：

①打開(kāi)ISE9.1i，選擇“開(kāi)始”→“程序”→“XilinxISE9.1i”→“ProjectNavigator”(或者直接雙擊桌面圖標(biāo)啟動(dòng)ISE),如圖T2.3所示。圖T2.3啟動(dòng)ISE②新建一個(gè)工程項(xiàng)目，選擇菜單命令“File”→“NewProject…”(如果打開(kāi)ISE后，上面已經(jīng)有存在的工程項(xiàng)目，請(qǐng)選擇“File”→“CloseProject”)，如圖T2.4所示。圖T2.4新建工程圖T2.5新建工程向?qū)Б茉趶棾龅摹癉eviceProperties”對(duì)話(huà)框中選擇FPGA的型號(hào)、仿真工具和硬件描述語(yǔ)言類(lèi)型，如圖T2.6所示。

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Family:XC9500XLCPLDs。

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Device:XC95144XL。

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Package:TQ100。

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Speed:-10。

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SynthesisTool:XST(VHDL/Verilog)。

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Simulator:Modelsim-SEVerilog。

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PreferredLanguage:Verilog(如果是VHDL語(yǔ)言用戶(hù)，請(qǐng)選擇VHDL)。圖T2.6“DeviceProperties”對(duì)話(huà)框⑤點(diǎn)擊“Next”按鈕，彈出“CreateNewSource”對(duì)話(huà)框，如圖T2.7所示。圖T2.7“CreateNewSource”對(duì)話(huà)框⑥點(diǎn)擊“Next”按鈕，彈出“AddExistingSources”對(duì)話(huà)框，如圖T2.8所示。圖T2.8“AddExistingSources”對(duì)話(huà)框⑦點(diǎn)擊“Next”按鈕，在彈出的“ProjectSummary”對(duì)話(huà)框中點(diǎn)擊“Finish”按鈕，完成工程項(xiàng)目的建立，如圖T2.9所示。圖T2.9“ProjectSummary”對(duì)話(huà)框

(2)使用文本編輯形式完成對(duì)電路功能的描述，并完成綜合。

具體步驟如下：

①在新建工程向?qū)瓿梢院?，點(diǎn)擊“New”按鈕，如圖T2.10所示。圖T2.10點(diǎn)擊“New”按鈕②在出現(xiàn)的“New”對(duì)話(huà)框中選擇“TextFile”，點(diǎn)擊“OK”按鈕，如圖T2.11所示。圖T2.11選擇“TextFile”③此時(shí)在新建的文本對(duì)話(huà)框中，按照本實(shí)驗(yàn)的功能說(shuō)明，用VerilogHDL或VHDL語(yǔ)言完成此實(shí)驗(yàn)功能的邏輯編程。

④待程序設(shè)計(jì)完成后，選擇菜單“File”→“SaveAs”保存文件，在“文件名”中填寫(xiě)要保存文件的名字(這里以lab2.v為例)，然后點(diǎn)擊“保存”按鈕，如圖T2.12所示。圖T2.12保存文件⑤在工程項(xiàng)目的“Sources”窗口中右擊“xc95144xl-10TQ100”，選擇“AddSource…”，如圖T2.13所示。圖T2.13加入源代碼⑥通過(guò)上一步驟會(huì)出現(xiàn)“AddExistingSources”對(duì)話(huà)框，在此對(duì)話(huà)框中選擇lab2.v文件，點(diǎn)擊“打開(kāi)”，如圖T2.14所示。圖T2.14選擇源代碼⑦在隨后出現(xiàn)的“AddingSourecFiles…”對(duì)話(huà)框中點(diǎn)擊“OK”按鈕，如圖T2.15所示。圖T2.15添加源文件⑧在工程項(xiàng)目的“Sources”窗口中單擊lab2.v，在工程項(xiàng)目的資源操作窗口(Processes)里展開(kāi)“ImplementDesign”，雙擊“Synthesize-XST”，進(jìn)行綜合，綜合完成后如圖T2.16所示。圖T2.16綜合設(shè)計(jì)注意：綜合完成后，在“Synthesize-XST”上會(huì)顯示一個(gè)小圖標(biāo)，表示該步驟的完成情況。有些警告是可以忽略的。圖標(biāo)的含義如下：

●“對(duì)號(hào)”表示該操作步驟成功完成。

●“嘆號(hào)”表示該操作步驟雖完成，但有警告信息。

●“叉號(hào)”表示該操作步驟因錯(cuò)誤而未完成。

如果編寫(xiě)的程序有錯(cuò)誤，可查看“errors”窗口里的提示信息，并修改相應(yīng)的錯(cuò)誤代碼，然后保存，再進(jìn)行綜合。

(3)使用ModelSimSE6.2b仿真工具對(duì)電路進(jìn)行前仿真測(cè)試。具體步驟如下：

①在ISEProjectNavigator里選擇菜單“File”→“New”，在出現(xiàn)的“New”對(duì)話(huà)框里選擇“TextFile”，點(diǎn)擊“OK”按鈕，此時(shí)在新建的文本對(duì)話(huà)框里編寫(xiě)仿真程序。

②待編寫(xiě)完仿真程序后，選擇菜單“File”→“SaveAs”，在出現(xiàn)的保存文本對(duì)話(huà)框的“文件名”中輸入lab2_tp.v(在此以lab2_tp.v為例)，然后點(diǎn)擊“保存”按鈕。

③在ISEProjectNavigator中選擇菜單“Project”→“AddSource”，指向上一步驟保存的lab2_tp.v文件夾目錄，選擇lab2_tp.v文件，點(diǎn)擊“打開(kāi)”按鈕。在彈出的“AddingSourceFiles…”對(duì)話(huà)框里點(diǎn)擊“OK”按鈕，如圖T2.17所示。圖T2.17添加仿真文件④在工程項(xiàng)目的“Sources”窗口里，確?！癝ourcesfor”的選項(xiàng)為“BehavioralSimulation”，如圖T2.18所示。圖T2.18確認(rèn)選中“BehavioralSimulation”⑤在工程項(xiàng)目的“Sources”窗口里，選中工程的頂層文件lab2_tp.v(注意這很關(guān)鍵，不然仿真的波形出不來(lái))，然后展開(kāi)工程項(xiàng)目的資源操作窗(Processes)里的“ModelSimSimulator”選項(xiàng)，雙擊“SimulateBehavioralModel”，如圖T2.19所示。之后會(huì)出現(xiàn)進(jìn)入“ModelSimSE6.2b”仿真環(huán)境，如圖T2.20所示。圖T2.19雙擊“SimulateBehavioralModel”圖T2.20進(jìn)入“ModelSimSE6.2b”仿真環(huán)境⑥進(jìn)入ModelSimSE后，觀察在“wave-default”窗口中有沒(méi)有出現(xiàn)不想觀看波形的端口，如果有此端口，請(qǐng)?jiān)诖硕丝谏宵c(diǎn)鼠標(biāo)右鍵，選擇“Delete”選項(xiàng)，如圖T2.21所示。圖T2.21“wave-default”窗口刪除此端口后，就將要觀察的寄存器或者wire型變量添加到觀察窗口中，在“Workspace”窗口中選擇“uut”，然后在“Objects”窗口中選擇想要觀看波形的端口，再在此端口上右鍵選擇“AddtoWave”→“SelectedSignals”，如圖T2.22所示。圖T2.22添加觀察變量⑦在工具欄的紅色標(biāo)記編輯框中設(shè)置仿真時(shí)間，如圖T2.23所示，時(shí)間自行設(shè)定，建議設(shè)置為500ms。圖T2.23設(shè)置仿真時(shí)間⑧點(diǎn)擊工具欄中紅色標(biāo)記框內(nèi)的按鈕，開(kāi)始仿真，如圖T2.24所示。圖T2.24開(kāi)始仿真圖T2.25時(shí)序波形圖T2.26雙擊“AssignPackagePins”②在出現(xiàn)的“ProjectNavigator”對(duì)話(huà)框里，點(diǎn)擊“Yes”按鈕，如圖T2.27所示。圖T2.27確定配置引腳③在XilinxPACE中瀏覽“DesignObjectList-I/OPins”窗口，在Loc中輸入對(duì)應(yīng)的引腳。圖T2.28為配置好的此實(shí)驗(yàn)的引腳圖表。圖T2.28參考“l(fā)ab1_ucf.txt”文件配置引腳④在XilinxPACE窗口中，選擇“File”→“Save”。在出現(xiàn)的“BusDelimiter”對(duì)話(huà)框里選擇默認(rèn)的“XSTDefault”形式，點(diǎn)擊“OK”按鈕，如圖T2.29所示。圖T2.29“BusDelimiter”對(duì)話(huà)框⑤關(guān)閉XilinxPACE窗口。在工程項(xiàng)目的資源操作窗口(Processes)里雙擊“ImplementDesign”，進(jìn)行布局布線(xiàn)并生成jed下載文件，如圖T2.30所示。

注意：布局布線(xiàn)完成后，如有錯(cuò)誤出現(xiàn)，可查看芯片類(lèi)型和引腳配置是否正確。

圖T2.30進(jìn)行布局布線(xiàn)

(5)接通板卡電源和JATG下載線(xiàn)，并下載jed程序到板卡上進(jìn)行測(cè)試。

具體步驟如下：

①用JTAG-USB下載線(xiàn)將PC機(jī)與EZBoard板卡JTAG接口連接起來(lái)，具體連線(xiàn)如T2.31所示。圖T2.31JTAG下載線(xiàn)與EZBoard板卡JTAG接口連接圖②展開(kāi)“GenerateProgrammingFile”，雙擊“ConfigureDevice(iMPACT)”，如圖T2.32所示。在出現(xiàn)“iMPACT–WelcometoiMPACT”對(duì)話(huà)框后，單擊“Finish”按鈕，如圖T2.33所示。圖T